Логический анализатор Советский патент 1984 года по МПК H03M13/13 

2. Анализатор по п, 1, о т л и чающийся тем, что двоичный счетчик с исключенным нулевым состоянием содержит три элемента И-НЕ, двоичный счетчик и счетный триггер причем счетные входы двоичного счетчика и счетного триггера соединены соответственно с выходами первого и второго элементов И-НЕ, входы установки нуля двоичного счетчика и установки единицы счетного триггера соединены с входом начальной установки двоичного счетчика с исключенным нулевым состоянием, выходы двоич,ного счетчика и счетного триггера соединены с входами третьего элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход счетного триггера соединен с первым входом первого элемента И-НЕ, а вторые входы первого и второго элементов И-НЕ - со счетным входом двоичного счетчика с исключенным нулевым состоянием, выходы двоичного счетчика и счетного тоиггева являются выходами двоичного счетчика с исключенным нулевым состоянием.

1. ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий регистр, сумматор по модулю два, первая группа входов которого соединена с выходами регистра, а выходы сумматора по модулю два соединены с информационными входами регистра, индикатор, соединенный с выходами регистра, отличающийся тем, что, с целью сокращения времени диагностики неисправностей цифровых устройств путем локализации однобитовой ошибки, в него вве дены двоичный счетчик с исключенным нулевым состоянием и элемент И, причем вторая группа входов сумматора по модулю два соединена с выходами двоичного счетчика с исключенньм нулевым состоянием, вход начальной установки двоичного счетчика с исключенным нулевым состоянием и вход установки нуля регистра соединены с первой входной клеммой логического анализатора,счетный вход двоичного счетчика с исключенным нулевым состо- д ts яиием соединен с второй входной С клеммой логического анализатора и с первым входом элемента И, второй вход которого соединен с третьей входной клеммой логического анализатора, а выход элемента И соединен с входом синхронизации регистра. фиг. 1

Изобретение относится к цифровой технике и может быть применено для наладки, ремонта, контроля цифровых устройств (например ЭВМ, микропроцессорньпс систем и др.).

Известен логический анализатор, содержащий схемы сравнения, индикаторы и позволяющий сравнивать проверяемую последовательность с эталонной ч

Недостатком данного логического анализатора является необходимость в источнике эталонных сигналов.

Наиболее близким к предлагаемому является логический анализатор, со-держащий регистр, сумматор по модулю два, первая группа входов которого соединена с выходами регистра, а выход сумматора по модулю два - с информационным входом регистра, индикатор, соединенный с выходами регистра, причем проверяемая последовательность поступает на вторую группу входов сумматора по модулю два. Дан ный логический анализатор позволяет обнаружить однобитовую ошибку в последовательности любой длины и двухбитовую ошибку в последовательностиJ цлина которой меньше 2, где г число разрядов регистра zj .

Однако логический анализатор не позволяет локализовать ошибку, т.е. указать ошибочный разряд последовательности, что имеет важное значение для диагностики неисправностей, особенно в схемах запоминающих устройств.

Цель изобретения - сокращение времени диагностики неисправностей цифровых устройств путем локализации однобитовой ошибки.

Поставленная цель достигается тем,

что в логический анализатор, содержащий регистр, сумматор по модулю два, первая группа входов которого соединена с выходами регистра, а выходы сумматора по модулю два соединены с информационными входами регистра, индикатор, соединенный с выходами регистра, дополнительно введены дво-,ичный счетчик с исключенным нулевым состоянием и элемент И, причем вторая группа входов сумматора по модулю два соединена с выходами двоичного счетчика с исключенным нулевым состоянием, вход начальной установки двоичного счетчика с исключенным нулевым состоянием и вход установки нуля регистра соединены с первой входной клеммой логического ангшизатора, счетный вход двоичного счетчика с исключенным нулевым состоянием соединен с второй входной клеммой логического анализатора и с первым входом элемента И, второй вход которого соединен с третьей входной клеммой логического анализатора, а выход

элемента И соединен с входом синхронизации регистра.

Двоичный счетчик с исключенным

нулевым состоянием содержит три эле, мента И-НЕ, двоичный счетчик и счетгт

5ный триггер, причем счетные входы двоичного счетчика и счетного тригге ра соединены соответственно с выхода ми первого и второго элементов И-НЕ, I входы установки нуля двоичного счетчика и установки единицы счетного триггера соединены с входом начально установки двоичного счетчика с исклю ченным нулевым состоянием, выходы двоичного счетчика и счетного триггера соединены с входами третьего элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ., выход счетного триггера соединен с первым входом первого элемента И-НЕ, а вторые входы первого и второго элементов И-НЕ - со счетным входом двоичного счетчика с исключенным нулевым состоянием,- выходы двоичного счетчика и счетного тригге ра являются выходами двоичного счетчика с исключенным нулевым состояние На фиг.1 приведена функциональная схема предлагаемого логического анализатора; на фиг.2 - вариант ре- ализации двоичного счетчика с исключенным нулевым состоянием, . . Логический анализатор содержит двоичный счетчик 1 с исключенным нулевым состоянием, сумматор 2 по но дулю два, регистр 3, элемент И 4 и индикатор 5, входные клеммы 6-8, гулементы И-НЕ 9,10 и II, двоичный счетчик 12 и счетный триггер 13. Входы начальной установки счетчика 1 с исключенным нулевым состоянием и регистра 3 соединены с первой входнойклеммой 8. Счетный вход счет чика 1 с исключенным нулевьм состоянием и первьш вход элемента И 4 соединены с второй входной клеммой 6, на которую поступают синхроимпуль сы. Второй вход элемента И 4 соедине с третьей входной клеммой 7, на которую поступает цифровая последова- тельность. Выходы счетчика 1 с исключенным нулевым состоянием соединены с второй группой входов сумматора 2, первая группа входов которог соединена с входами индикатора 5 и выходами регистра 3, при этом информационные входы последнего соединены с выходами сумматора 2, а вход синхронизации - с выходом элемент И 4. Счетные входы двоичного счетчика 12 и счетного триггера 13 соединены соответственно с выходами элементов И-НЕ, 9 и 10, входы установки нуля двоичного счетчика 12 и установки единиць счетного триггера 13 соединены с входом начальной установки двоичного счетчика 1 с исключенным нулевым состоянием, выходы двоичного счетчика 12 и счетного триггера 13 соединены с входами элемента И-НЕ 1I, выход которого соединен с первым входом элемента И-НЕ 10, выход счетного триггера 13 соединен с первым входом элемента И-НЕ 9, а вторые входы элементов И-НЕ 9 и 10 соединены со счетньм входом двоичного счетчика 1 с исключенным нулевым состоянием, выходами которого являются выходы 14 И 15. Логический анализатор работает следующим образом (фиг.1). Перед началом работы импульсом с входной клеммы 8 счетчик 1 устанавливают в состояние 1. Проверяемую последовательность подают на входную клемму 7, на входную клемму 6 подают синхроимпульсы, синхронизирующие каждый разряд последовательности. По переднему фронту синхроимпульса происходит запись в регистр 3, а по заднему фронту синхроимпульса - переключения счетчика 1. Состояние на выхпде регистра опишется уравнением , (,, (О где к - длина последовательности; о(,,- - значение i-ro разряда последовательности, о:,е 0, h - состояние счетчика,на i-м h; i для i , h, 1 О(2) Суммирование здесь и ниже производится по модулю дв а, Последовательность с ошибками молсно представить. в виде л-ос+е, где е - последовательность, содержащая О в правильных разрядах и в разрядах, где произошла опшбка. Тогда воспользовавшись линейностью операции (1) можно записать fbiQil.E.toi; + eOb, P,U)4.2:h;, 1 1 riI in где суммирование происходит по индексам i, равным номерам разрядов с ошибками. г Из формул (2) и (3) вытекают сле дукяцие выводы: любая однобитовая ошибка будет обнаружена, причем для последовательностей с к 2 получим 1(Ь(Л4((оС), где 1 - .номер разряда с ошибкой; дл к . 2 любая двухбитовая ошибка будет обнаружена (1 +12 О). Возможность локализации одно- / битовой ошибки (т.е. указания ошибо ного разряда последовательности) обеспечивается тем, что состояния двоичного счетчика 1с исключенным нулевым состоянием соответствуют номерам разрядов контролируемой логической последовательности. При этом в регистре 3 записана двоичная сумма по модулю два номеров разрядо последовательности, содержащих логи ческую единицу. В случае однобитовой ошибки полученная сумма будет отличаться от правильной на состояние счетчика, соответствукнцее Моменту ошибки, т.е. при 2, на номер ошибоч ного разряда. Осуществив сложение п модулю два полученного содержимого регистра 3 с известным правильным, получим номер ошибочного разряда в последовательности. Двоичный счетчик с исключенным нулевым состоянием (фиг.2) работает слвдуюпрм образом. Перед началом работы импульсом с входной клеммы 8 двоичный счетчик 12 устанавливают в положение О, а счетный триггер 3 - в положение 1 (выход 15 игра роль младшего разряда двоичного счетчика с исключенным нулевым состоянием) , До момента времени, когда выходы 14 и 15 примут состояние рав нее 1 1 II, двоичный счетчик 12 и счетный триггер I3 работают как двоичный счетчик со сквозным переносом второго разряда. После установки выходов 14 и 15 в состояние 11 ... 1 выход элемента И-НЕ 1 блокирует через злемент И-НЕ 10 счетный вход счетного триггера 13. Следующим синхроимпульсом с входной клеммы 6 через элемент И-НЕ 9 двоичный сч тчик 12 перевопится в состояние 00...00, при этом счетный триггер находится в положении 1. и схема устанавливается в исходное состояние Таким образом осуществляется исключение нулевого состояния двоичного счетчика. При подключении логического анализатора показание индикатора отлича.ется при однобитовой или двухбитовой ошибке от правильного. При одиночной ошибке сумма по модулю два полученного показания индикатора и правильного даст номер ошибочного разряда (при длине последовательности меньше Таким образом, логический анализатор позволяет обнаружить и, кроме того, дпя последовательностей длиной меньше определить место положения ошибочного бита последовательности, что позволяет ускорить процесс наладки, ремонта и контроля цифровых устройств, например ЭВМ, микропроцессорных систем и др.

Фи«.г