Устройство для передачи и приема дискретной информации Советский патент 1984 года по МПК G08C19/28 

первого триггера, единичньй вход которого соединен с вторым входом блока памяти, третий вход которого соединен с третьим входом первого регист ра, вторым входом второго регистра и счетным входом второго триггера, единичный вход которого соединен с шестым входом блока памяти, пятый вход которого соединен с нулевыми входами первого и второго триггеров, первым входом третьего регистра и нулевым входом .третьего триггера, счетный вход которого соединен с четвертым входом блока памяти, выход которого соединен с единичным выходом третьего триггера, единичной вход которого соединен с выходом элемента ИЛИ, входы которого соединены с выходами первой группы элементов И, первые входы которых соединены соответственно с выходами третьего регистра, второй вход которого соединен с выходом элемента И, первый и второй вход которого соединены с единичными выходами пе-рвого и второго триггеров соответственно, третий вход второго регистра соединен с выходом первого регистра, первым входом соответствующего элемента И первой группы, первая груп па выходов второго регистра соединена с первыми входами соответствующих элементов И второй группы и с вторыми входами соответствующих первых .элементов И первой группы, второй выход - с вторым входом соответствующего элемента И второй группы, с третьим входом третьего регистра и с вторым входом соответствующего первого элемента И первой группы элементов И, четвертые входы третьего регистр-а соединены с соответствующими выходами-и соответствующими вторыми входами соответствующих элементов И второй группы элементов.

3. Устройство поп.1,отли- . чающ.ееся тем, что блок установки фазы содержит первый и второй регистры, реверсивный счетчик, дешифратор, первый, второй и третий элементы задержки, первый второй и третий формирователи импульсов, элемент ИЛИ-НЕ, триггер, ключи, первый и второй элементы КПИ, первые, вторые и третьи элементы И, nepBbtfi вход блока установки фазы соединен с первым входом первого регистра, выходы которого соединены с входами дешифратора, выход которого соединен с первым выходом блока установки фазы, первый вход которого также соединен с в содами первого формирователя импульсов и первого элемента задержки, выход которого соединен с первыми входами первых элементов И, выходы которых соединены с первыми входами второго регистра, выходы которого соединены с выходами элемента ИЛИ-НЕ, с первыми вхо дами ключей и с вторыми входами первых элементов И соответственно, третьи входы которых соединены с выходом элемента ИЛИ-НЕ, первыми входами вторых элементов И и первого элемента ИЛИ, второй и третий входы которог соединены соответственно с вторым и третьим входами второго регистра и выходами третьих элементов И соответственно входы которых соединены соответственно с выходами реверсивного счетчика, первый и второй входы которого соединены с выходами вторых элементов И соответственно, третий вход с выходом первого элемента ИЛИ, выход первого формирователя импульсов соединен с вторыми входами вторых элементов И, третьи входы которых соединены с нулевым выходом триггера, единичный выход которого соединен с вторым входом первого регистра и с вторым выходом блока установки фазы, единичный вход триггера соединен с выходом второго формирователя импульсов, вход которого соединен через третий элемент задержки с выходом второго элемента ИЛИ и через третий формирователь импульсов - с нулевым входом триггера, второй вход блока установки фазы соединен с входом второго элемента задержки, выходы которого соединены с вторыми входами ключей соответственно, выходы которых соединены с входами второго элемента ИЛИ. Изобретение относится к системам передачи дискретной информации, применяемым при сейсморазведке. При этом предусматривается соединение устройст друг с другом и с центральной станцией на которую передается информация для дальнейшей записи и обработки. Известно цифровое приемное устройство, содержащее первый, второй, третий и четвертый регенераторы, элемент задержки, аналого-цифровой преобразователь, счетчик-регистр, формирователь сдвига с логическим управлением, датчик глубин и аналоговый сейсмометр, выходы которых соединены с входами аналого-цифровых преобразователей, первый и второй выходы которого соединены соответственно с первыми входами счетчика-регистра и формирователь сдвига, второй )зход которого соединен с выходом первого регенератора и элемента задержки, выход которого соединен с входом второго регенератора и другим входом аналого-цифрового преобразователя, выход формирователя сдвига соединен с вторым входом счетчика-регистра, выход которого соединен с однцм входом элемента ИЛИ, второй вход которого соеди нен с выходом третьего регенератора, а выход - с входом четвертого регенератора, причем выходы второго и четвертого генераторов являются соответственно первым и вторым выходами цифрового приемного устройства в целом, входы первого и третьего регенераторо являются первым и вторым входами приемного устройства Л . Известное устройство обладает недостатком, заключающимся в низкой потенциальной помехоустойчивости, так как оно может работать только по специальным кабельным маслонаполненным линиям связи, а работать по реальным линиям связи (например, паре проводов) не .может, из-за отсутствия необходимых линейных узлов. Известно устройство коммутации. предназначенное для управления и ре гистрации центральным постом данных, идущих от постов сбора данных, содержащее линию передачи, соединяющую центральный пост с каждым постом сбора данных, устройство, предназначен ное для ввода серии командных импульсов в линию передачи, приемник, расположенный на каждому посту сбора. устройства для ввода данных постов сбора в линию передачи 2j . Недостатки данного устройства низкая функциональная надежность, отсутстЬие возможностей функционального контроля вследствие принятого способа передачи сейсмосигналов, необходимость наличия двух линий связи. Наиболее близким по технической сущности к предлагаемому является устройство для передачи и приема информации, содержащее выходной шифратор, блок управления, первый, второй, третий и четвертый регистры, делитель, первый и второй элемент задержки, счетчик, коммутатор, формирователь команды сброса, дешифратор, генератор, детектор потери данных, вход которого соединен с входом устройства и с входом дешифратора, первый и второй выходы которого соединены соответственно с первым входом первого регистра, делителя, первым входом первого элемента задержки и формирователя команды сброса, выход которого соединен с первым входом счетчика, второй вход которого соединен с выходом генератора, первый выход - с вторым и первым входами первого и второго элементов задержек соответственно и с первым входом второго регистра соответственно, второй вход которого соединен с вторым выходом счетчика, а первые входы соединены с выходами третьего регистра, первый вход которого соединен с выходом делителя, а вторые входы - с выходами первого регистра, выход детектора потери данных соединен с третьим входом первого элемента задержки, первый выход которого соединен с первым входом четвертого регистра, второй вход которого соединен с шиной .цифровых данных, а выход соединен с первым входом коммутатора, второй вход которюго соединен с выходом второго регистра, третий вход - с выходом блока управления, вход которого соединен с вторым выходом первого элемента задержки выход устройства соединен с выходом выходного шифратора, первый и второй входы которого соединены соответственно с выходом коммутатора и выходом второго элемента задержки sj. Недостатки известного устройства состоят в информационной избыточности передаваемыхслов сообщений, что снижает реальную скорость передачи сообщений в передаваемой импульсной серии. Необходимо иметь синхронизированную последовательность в информационном слове, что снижает скорость передачи. Кроме того, при отка зе одного из устройств, соединенных последовательно друг с другом, невоз можно определить место отказа и проконтролировать правильность записи информации в центральное устройство ввиду непрерывной передачи информации и отсутствия двусторонней связи с находящимися рядом устройствами. Цель изобретения - повытение скорости передачи информации. .Указанная цель достигается тем, что в устройство для передачи и приема дискретной информации, содержащее детектор потери, выход которого подключен к первому входу регистра, первый дешифратор, генератор, выходной шифратор, блок информации управления, генератор, выходной шифратор, блок информации управления, второй вход регистра соединен с первым,входом устройства, выход - с первым входом выходного шифратора, вход пер вого дешифратора объединен с первым входом детектора потери информации, дополнительно введены второй дешифратор, блок памяти, модулятор, блок установки фазы, первый и .второй усишители, причем первый вход и выход первого усилителя дуальной связи сое динены соответственно с вторым входом и первым выходом устройства, вто рой вход и второй выход - соответственно с выходом модулятора и первыми входами детектора потери информации и первого дешифратора, первый и второй входы которого соединены соответ ственно с первыми входами блока памяти и блока установки фазы, первый и второй выходы которого соединены соответственно с вторым и третьим входами блока памяти, выход которого соединен с вторым входом выходного д шифратора, четвертый вход блока памяти, второй вход блока установки фа зы, первый вход блока управления и первый вход второго дешифратора подключены к выходу генератора, выход второго дешифратора соединен с вторым входом блока управления и пятым входом блока памяти, шестой вход которого соединен с пятым выходом блок управления, второй выход которого со динен с вторым входом детектора поте ри информации, третий выход - с входом модулятора, четвертый выход - с третьим входом регистра, первый вход которого соединен с третьим входом блока управления, первый выход которого соединен с вторым входом второго дешифратора, третий вход которого соединен с выходом второго усилителя, первый вход которого соединен с выходом выходного шифратора, первый выход и второй вход - соответственно с вторым выходом и третьим входом устройства. Блок памяти содержит первый, второй и третий триггеры, первый, йторой и третий регистры, элемент И, первую и вторую группу элементов И, элемент ИЛИ, первый вход блока памяти соединен с первым входом первого регистра, второй вход которого соединен с первым входом второго регистра и нулевым выходом первого триггера, единичный вход которого соединен с вторым входом блока памяти, третий вход которого соединен с третьим входом первого регистра, вторым входом второго регистра, и счетным входом второго триггера, единичный вход которого соединен с шестым входом блока памяти, пятый вход Которого соединен с нулевыми входами первого и второго триггеров, первым входом третьего регистра и нулевым входом третьего триггера, счетньш вход которого соединен с четвертым входом блока памяти, выход которого соединен с единичным выходом третьего триггера, единичный вход которого соединен с выходом .элемента ИЛИ, входы которого соединены с выходом элемента ИЛИ, входы которого соединены с выходами первой группы элементов И, первые входы которых соединены соответственно с выходами третьего регистра, второй вход которого соединен с выходом элемента И, первый и второй входы которого соединены с единичными выходами первого и второго триггеров соответственно, третий вход второго регистра соединен с выходом первого регис.тра, первым входом соответствующего элемента И второй группы элементов И и вторым входом Соответствующего элемента И первой группы, первая группа выходов второго регистра соединена с первыми входами соответствующих элементов И второй группы и с вторыми входами соответствующих первых элементов Ич первой группы, второй выход - с вторыми входами соответствующего элемента И второй группы, с третьим входом третьего регистра и с вторым входом соответствующего первого элемента И первой группы элементов И, четвертый входы третьего регистра сое динены с соответствующими выходами и соответствующими вторыми входами соответствующих элементов И второй груп пы элементов. Блок установки фазы содержит первый и второй регистры, реверсивный счетчик, дешифратор, первый, второй и третий элементы задержки, первый, второй .и третий формирователи импульсов, элемент ИЛИ-НЕ, триггер, ключи, первый и второй элементы ИЛИ, первые вторые и третьи элементы И, причем первый вход блока установки фазы соединен с первым входом первого регистра выходы которого соединены с входами шифратора, выход которого соединен с первым выходом блока установки фазы, первый вход которого также сое динен с входами первого формирователя импульсов и первого элемента задержки, выход которого соединен с первыми входами первых элементов И, выходы которых соединены с первыми входа ми второго регистра, выходы которого соединены с выходами элемента ИПИ-НЕ с первыми входами ключей и с вторым входами первых элементов И соответст венно, третьи входы которых соединены с выходом элемента ИЛИ-НЕ, первым входами вторых элементов И и первог элемента ИЛИ, второй и третий входы которого соединены соответственно с вторым и третьим входами второго регистра и вькодами третьих элементов И соответственно, входы которых соед нены соответственно с выходами ревер сивного счетчика,первый и. второй вхо- /ды которого соединены с выходами вто рых элементов И соответственно, третий вход - с выходом первого элемент ИЛИ, выход первого формирователя импульсов соединен с вторыми входами вторых элементов И, третьи входы которых соединены с нулевым.выходом триггера, единичный выход которого . соединен с в.торым входом первого регистра и с вторым выходом блока установки фазы, единичный вход триггера соединен с выходом второго формирователя импульсов, вход которого соединен через третий элемент задержки с выходом второго элемента ИЛИ и через третий формирователь импульсов - с нулевым входом триггера, второй вход блока установки фазы соединен с входом второго элемента задержки, выходы которого соединены с вторыми входами ключей соответственно, выходы которых соединены с входами второго элемента ИЛИ. На фиг. t приведена структурная схема устройства; на фиг. 2 - функциональная схема блока памяти; на фиг. 3 - функциональная реализация блока установки фазы; на фиг. 4 функщюнальная реализация блока управления; на фиг. 5 - временная диаграмма обмена сигналами. Устройство содерзкит первый вход 1 устройства, усилитель 2, первый выход 3 устройства, модулятор 4, детектор 5 потери информации,, первый де- шифратор 6, блок памяти 7, блок 8 установки фазы, генератор 9, блок 10 управления, второй дешифратор 11, выходной шифратор 12, регистр 13, усилитель 14, второй выход устройства 15, входы 16 и 17 устройства, первый вход блока 18 памяти, первый и второй регистры 19 и 20 блока памяти, триггер 21, второй и третий входы 22 и 23 блока памяти, триггер 24, четвертый и пятый входы 25-26 блока памяти, третий регистр 27, триггер 28, синхронизирующий вход 29, выход 30 блока памяти, элемент ИЛИ 31, вторую группу элементов И 32, элемент И 33, первую группу элементов И 34, вход 35 блока установки фазы, первый регистр 36 блока установки фазы, дешифратор 37, выход 38, формирователь 39 импульсов, элемент 40 задержки, элементы И 41, второй регистр 42, элемент ИЛИ-НЕ 43, элемент 44 задержки регистра 13 с сейсмоисточниками, ключи 45, элементы И 46, элемент ИЛИ 47, элемент И 48, реверсивный счетчик 49, триггер 50, выход блока 51, формик ватель 52 импульсов, элемент 53 задержки, элемент ИЛИ 54, формирователь 55 импульсов, вход 56 блока установки дозы, первый 57, второй 58 и третий 59 входы блока ТО управления, элемент И 60, первый и второй триггера 61 и 62, счетчик 63, дешифратор 64, первый и второй элемент ИЛИ 65 и 66, первьЕй и второй, третий четвертый и пятый выходы 67-71 блока управления. Временная диаграмма обмена сигнал ми для случая последовательного подсоединения к центральной станции шес ти приемо-передающий устройств отобр жает: 72, 73, 74, 75, 76, 77 - соответственно обмен сообщениями в каналах связи между центральной станцией и первым приемо-передающим утсройством, между первым и вторым устройствами, вторым и третьим, третьим и четвертым, четвертым и пятым, пятым шестым-устройствами; ЗП - обозначени сигнала Запуск, СТ - обозначение сигнала Старт, Р - обозначение сиг ла Разделитель информации, ИН - и формационная часть сообщения. На фиг. 5 представлена временная диагра ма работы устройства, где 78 - форми рование передачи на выходе регистра на остальных позициях дано отображение появления сигналов во времени на соответствующих входах или выхода согласно номеру позиции. Устройство работает следующим образом. Все устройства для передачи и при ема соединены в последовательную цепь вместе с центральной станцией, на которую поступает для записи и обработки информация от сейсмодатчи .ков. Информационная система работает сле.дующим образом. От центральной станции передается на первое приемо-передающее устройст во сигнал Запуск, который проходит через второй усилитель 14 и поступает на второй дешифратор 11, в которо демодулируется и дешифрируется. По окончании момента приема сигнала За пуск с выхода второго дешифратора 1 снимается сигнал, который подается на пятый вход блока 7 памяти, сбрасывая в исходное состояние все элементы блока 7 с памятью и на второй вход блока 10 управления, переводя триггер 61 в нулевое состояние и разрешая прохождение импульсов генератора 9 через элемент И 60 на вход двоичного счетчика 63, сигналы с первьпс выходов которого подаются на входы дешифратора 64. Через второй элемент ИЛИ 66 формируется импульсная последовательность кода, которая подается на схему модулирующего устройства 4. Через первый усилитель 2 подается сформированный сигнал Запуск на следующее, устройство. По окончании формирования сигнала Запуск начинает поступать с второго выхода 68 от элемента ИЛИ 65 на (Третий вход регистр 13 последовательность единиц, тем самым выталкивая содержимое регистра последовательно на второй вход выходного шифратора 12, причем в регистре хранится синхропрследовательность Старт и информация от сейсмоисточников, поданная по третьему входу 17 ycTpoiicTва, причём одновременно в момент формирования сигнала Старт перебрасывается триггер 62 и с четвертого выхода 70 одновременно вводится по второму входу детектор 5 потери данных. Слово регистра 13 в выходном шифраторе 12 преобразуется в форму, необходимую для передачи по каналу связи, и через второй усилитель 14 передается на центральную станцию. При перебросе триггера 61 по первому выходу 67 блока 10 управления и на третий вход второго дешифратора 11 подается сигнал, запрещающий прием сигнала Запуск на время передачи информации из регистра 13. По истечении заданного времени схема детектора 5 потери данных взводит триггеры 61 и 62 блока 10 управления в исходное состояние .и записывает в регистр 13 сигнал Старт. Триггер 61, перебрасываясь в единичное состояние снимает запрет с третьего входа второго дешифратора 11. Сообщение от последующего устройства поступает по входу 17 через первый усилитель 2 на вход первого дешифратора 6. Дешифратором 6 сообщение демодулируется и разделяется на сигнал Старт и информационную часть сообщения, которая поступает на первый вход блока 7 памяти. Сигнал Старт в виде синхропоследовательности поступает на первый вход 35 блока 8 установки фазы, в котором поступивший импульс синхропоследовательности первого элемента 40 задержки задерживается на половину его длительности и первым формирователем 39 импульсов вьзделяются фронты импульса синхропоследовательности. Импульсы синхрочастоты от генератора 9 непрерывно подаются через второй вход 52 блока 8 установки фазы на вход второго элемента 44 задержки, задерживающей каждый импульс на его длительность. Через один из первых элементов И 41, на первом и втором входе которого совпали импульсы, с выхода первого элемента 40 задержки и одного из выходов второго элемента 4 задержки в соответствующий разряд второго регистра 42 записывается единица. Число выходов второго элемента 44 задержки, первых элементов И и разрядность регистра 42 определяются точностью подстройки фазы, а именно, если, например, точность подстройки равна 10%, то необходимое число выходов элемента 44 задержки равно 10.. После того, как в регистр 42 записана единица, на соответствукЛцем его выходе появляется потенциал, который открывает соответствующий ключ 45, а через элемент ИЛИ-НЕ 43 запрещает по третьим входамчерез элементы И 41 прохождение импульсов от первого элемента 40 задержки во второй регистр 42. Триггер 50 импульсами, сформированными вторьм и третьим формирователями 52 и 55, пере ключается в новое состояние через время, равное половине длительности периода синхрочастоты, т.е. третий элемент 53 задержки задерживает импульс на это , время. С единичного выхода триггера 50 импульсы тактовой частоты сдвинутые для стробирования на полови ну периода относительно импульсов сло ва сообщения от предыдущего устройства, подаются на второй вход первого регистра, в который записывается синх ропоследовательность Старт и через второй выход 51 - на третий вход блока 7 памяти. Элементами И 46 и 48, реверсивным счетчиком 49 производится контроль ухода фазы и ее подстройка. Первый формирователь вьщает сигнал и если он совпадает с одним из импульсо с выходов триггера 50, то по соответствующему входу в счетчик 49 записы-; вается, либо считывается единица. Точ ность ошибки в расхождении фазы эадается соединениями выходов счетчика 49 с входами третьих элементов И А8. Когда в счетчике накапливается код ошибки, то единица в регистре 42 сдвигается:влево, если происходит one режение по фазе; вправо - если отстаи вание по фазе синхрочастоты от синхро последовательности. Одновременно чере элемент ИЛИ 47 происходит сброс счетчика 49 в нулевое состояние. В блоке 7 памяти синфазные импульсы тактовой частоты подаются на третий вход 23, на второй вход 22 которого подается импульс с дешифратора 37, на первый вход .18 - информационная часть слова .сообщения, по шестому входу 25 разрешается от блока 10 управления передача сообщений, на четвертьй вход 29 подаются импульсы синхрочастоты. Информационная часть слова сообщения поступает по входу 18 в первый регистр 19, в котором хранится код разделителя информации, и с его выхода - последовательно во второй регистр 20. Происходит заполнение первого и второго регистров и на выходах элементов И 34 первой группы последовательно появляются потенциалы, соответственно на выходах тех элементов И 34, которые соответствуют старшему разряду регистра 20, заполненному информацией. Через некоторое время первый и второй триггеры 21 и 24 с приходом разрешающих сигналов от блока 8 установки фазы и блока 10 управления, перебрасываются в единичные состояния и через элемент И 38. по второму синхровходу третьего регистра 27 разрешается запись единицы с выхода соответствующего, элемента И 34 в соответствующий разряд третьего регистра 27. Сигнал с соответствующего выхода третьего регистра 27 подается на первый вход элемента И 32, связанного с данным выходом. Таким образом, устанавливается цепь прохождения информационного слова с разделителем информации с соответствующего выхода второго регистра 20 через элемент И 32, на первый вход которого был подан разрешающий сигнал с регистра 27 через элемент ИЛИ на единичный вход третьего триггера 28, с выхода 30 которого снимается ретранслированное слово с собственной синхрочастотой генератора 9 и подается на первый вход шифратора 12 по входу 20 и 27 в исходное состояние, а в регистр 19 записывается код разделителя информации. Сигналы кодов в выходном шифраторе модулируются и через второй усилитель 14 подаются в канал связи для приема центральной станцией. Аналогично процесс приема-передачи происходит и в остальных устройствах приема-передачи в цепи Их последовательного соединения с центральной станцией. Эффективность предлагаемого устройства возможно оценить следующим

образом. Если в известном устройстве передается от каждого приемо-передающего устройства п синхроимпульсов и п) информационных импульсов (двоичных единиц), то эффективность повьппения cкopoctи определяется как

п + m

m

где k - число последовательно соединенных приемо-передающих устройств.

Подсчет сообщений разделителя информации на центральной станции позволяет определить отказавшее приемо-передающее устройство, так как в этом случае при выходе k-ro устройства отсутствует k-1 сообщение Разделитель информации.

57 J9

5В 67

i sf

i

1. УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДИСКРЕТНОЙ ИНФОРМАЦИИ, содержащее детектор потери информации, выход которого подключен к первому входу регистра, первый дешифратор, генератор, выходной шифратор, блок управления, второй вход регистра соединен с первым входом устройства, выход - с первым входом выходного шифратора, вход первого дешифратора объединен с первым входом детектора потери информации, отличающееся тем, что, с целью повьшения скорости передачи информации, в него введены второй дешифратор, блок памяти, модулятор, блок установки фазы, первый и второй усилители, первый вход и выход первого усилителя соединены соответственно с вторым входом и первым выходом устройства, второй вход и второй выход - соответственно с выходом модулятора и первьми входами детектора потери информации и первого дешифратора, первый и второй входы которого соединены соответственно с первыми входами блока памяти и блока установки фазы, первый и второй выходы которого соединены соответственно с вторым и третьим, входами блока памяти, выход которого соединен с вторым входом выходного шифратора, четвертый вход блока памяти, первый вход второго дешифратора, первый вход блока управления, второй вход блока установки фазы подключены к выходу генератора, выход второго дешифратора соединен с вторьм .входом блока управления и пятым входом блока S памяти, шестой вход которого соединен с первым выходом блока управления, второй выход которого соединен с вторым входом детектора потери информации, третий выход - с входом.модулятора, четвертый выход - с третьим входом регистра, с первым и третьим входами которого соединен блок управления, первый выход которого соеФ динен с вторым входом второго дешиф:о ратора,, третий вход которого соедийен :о с выходом второго усилителя, первый N5 вход которого соединен с выходом выходного шифратора, первый выход и второй .вход - соответственно с втсщым выходом и третьим входом устройства. 2. Устройство по П.1, отличающееся тем, что блок памяти содержит триггеры, регистры, группы элементов И и элемент ИЛИ, первый вход блока памяти соединен с первым входом первого регистра, второй вход которого соединен с первым входом второго регистра и нулевым выходом

71 70

ФигЛ

59

Фиг.5