Устройство для исправления одиночных и обнаружения многократных ошибок Советский патент 1984 года по МПК G06F11/10 

Изобретение относится к автоматике и вычислительной технике и может найти применение в устройствах и сис темах передачи цифровой информации. Известно устройство для исправлеНИН одиночных и обнаружения многократных ошибок, содержащее регистры сдвига и сумматоры по модулю два и функционирующее на основе циклических кодов- (1 . Недостаток устройства состоит в том, что оно может работать либо в режиме исправления ошибок, либо в ре жиме обнаружения многократных ошибок Наиболее близким по технической сущности к изобретению является устройство для исправления одиночных и обнаружения Многократных ошибок, содержащее регистр-накопитель, регистр делитель, блок управления, сумматор по модулю два, выходной регистр,триг гер и блок обнаружения ошибок, приче вход устройства соединен с информаци онными входами регистра-накопителя и регистра-делителя, выход регистранакопителя соединен с первым входом сумматора по модулю два, выход которого соединен с информационным входом выходного регистра, выходные раз ряды регистра-делителя соединены соотвественно с входами контрольного остатка обнаружения ошибок, выходы сигнада исправления одиночной ощибки и сигнала неисправляемой кратной оши ки которого соединены соответственно с входом сумматора по модулю два и первым входом триггера, выход ко.торо го является выходом неисправляемой кратной ошибки устройства, выходы блока управления соединены соответст венно с управляющими входами регистр накопителя, регистра-делителя, блока обнаружения ошибок, триггера и выход ного регистра, выходные разряды кото рого являются информационными выхода ми устройства 2 . I Недостаток известного устройства (Состоит: в следующем. Корректирующая способность устройс за для исправления одиночных и обнаружения многократных ошибок.может быть оценена функцией риска Р ,кото. рая представляет собой взвещенную сумму вероятности ошибки принятого сообщения и вероятности пропуска Prip и выражается зави ц1мость Р (Л-Рош + i где d. и f - весовые коэффициенты, которые определяют относительные потери при декодировании с ошибкой и при пропуске соотвественно. При использовании известного устройства с циклическим кодом (n,k), которое может обеспечить исправление одиночных ошибок или обнаружение одиночных и многократных ошибок, возможны два режима работы: режим исправления и режим обнаружения. В первом режиме исправляются все одиночные ошибки, но многократные ошибки приводят к приему кодовой комбинации с ошибкой и к значительному увеличению значения POUJ. Во втором режиме устройство обнаруживает одиночные и частично многократные ошибки при значительном увеличении значения .Таким обра-г зом, в целом в обоих режимах работы известного устройства значение функции риска Р оказывается существенным, что свидетельствует о значительном снижении помехозащищенности передаваемой информации и не- высоких функциональных возможностях известного устройства. Цель изобретения - повышение достоверности контроля устройства. Поставленная цель достигается тем, что в предлагаемом устройстве, содержащем входной регистр и блок деления, информационные входы которых объедине ны и образуют информационный вход устройства, сумматор по модулю два, выход которого соединен с информационным входом выходного регистра, выходы которого являются информационными выходами устройства, выход входного регистра соединен с первым входом сумматора по модулю два, распределитель импульсов, выход которого соединен с управляющими входами входного регистра, блока деления, выходного регистра и первым входом триггера, блок обнаружения ошибок, последний содержит дешифратор исправляемых ошибок,группу дешифраторов неисправляемых ошибок, элемент ИЛИ и элемент И, причем выход дешифратора исправляемых ошибок соединен с вторым входом сумматора по модулю два, выходы дешифраторов неисправляемых ошибок группы через элемент ИЛИ соединены с первым входом элемента И, второй вход которого соединен с выходом распределителя импульсов, а выход - с вторым входом триггера, выход которого является выходом ошибки уст- . ройства, входы дешифратора исправляемых опшбок и дешифраторов неисправляe arx ошибок группы соединены с со; 5 ответствующими разрядными выходами блока деления.

На чертеже представлена блок-схемапредлагаемого устройства.

Устройство содержит входной регистрЮ 1 , блок-2 деления, распределитель 3 импульсов, сумматор 4 по модулю два, выходной регистр 5, триггер 6, блок 7 обнаружения ошибок, содержащий дешифратор 8 исправляемых оши- 5 бок, группу дешифраторов 9-11 неисправляемых ошибок, элементы ИЛИ 12 и И J3,

Устройство работает следующим образом,20

В основе работы устройства лежит применение укороченного циклического кода УЦК (12,8), кодовая комбинация которого содержит 12 символов: 8 информационных и 4 контрольных, 5 поступающих одновременно через информационные входы на регистр 1 и блок 2.

Случай приема без ошибок, В регистр I происходит запись 12-символьной оследовательности по сигналам, пос- 0 тупающим на управляющий вход регистра i с выхода распределителя 3. Одновременно в блоке 2 происходит деение принимаемой 12-символьной поседовательности на образующий поли- 35 ном X + X + 1. Затем после записи 12-го символа происходит быстрое счи- . тывание из регистра 1 восьми информационных символов, а в блоке 2 - проолжение деления остатка. Оба процес-40 са заканчиваются до прихода первого символа следующей кодовой комбинации. Выходной код регистра 1 проходит через сумматор 4 без изменений, так как сигнал исправляемой ошибки не вы-45 рабатьюается дешифратором 8, настро.енным на двоичное число 1110 (при нулевом остатке в блоке 2).При этом в регистре 5 записываются по управлякщим сигналам с распределителя 3 информа- $0 ионные символы принятой кодовой комбинации. Сигнал ошибки в этом случае также не вырабатывается, так как при нулевом остатке в блоке 2 не срабатывает ни один из дешифраторов 9-11, 55 настроенных на определенные двоичые числа, отличные от Ьуля и соотетствующие многократным ошибкам.

В случа е, если произошла одиночная ошибка, остаток от деления принятой кодовой комбинации на образую1ций полином не равен нулю. Тогда в момент быстрого считьшания срабатьшает дешифратор 8 и на его выходе вырабатывается сигнал, причем по временному положению этот сигнал соответствует месту искаженного символа. При этом 8-разрядный последовательный код с выхода регистра 1 суммируется на сумматоре 4 с сигналом дешифратора, 8 и происходит исправление пораженного символа, а следовательно, принятой кодовой комбинации. Однако сигнал на выходе триггера 6 по-прежнему не вырабатывается-, так как при делении на образующий полином остатка и момент быстрого считывания последний не принимает значений, на которые настроен дешифраторы 9-П .

Б случае двойной ошибки (или ошибки большей степени кратности) возмож ны два варианта полученных остатков при делении принятой кодовой комбинации на образующий полином. В первом варианте остаток может соответствовать единичной ошибке, тогда в момент быстрого считывания вырабатываеся сигнал на выходе дешифратора 8, который cyм шpyeтcя с кодовой комбинацией, и ПРОИСХОДИТ дополнительная ошибка. Устройство в этом случае производит прием с ошибкой. Во втором варианте остаток может соответствовать двойной ошибке.Тогда в момент быстрого считывания срабатывает один .из дешифраторов 9-11, так как последние настроены на двоичные числа 1001, 1101,1111, соответствующие многократным ошибкам. Получеиньй сигнал, проходя через элемент ИЛИ 12, поступает на двухвходовый элемент И 13, где стробируется сигналами, поступающими с выхода распределителя 3. Стробирование необходимо, так как в блоке 2 деление принимаемой кодовой комбинации на образующий полином происходит за время всего цикла, и могут произойти ложные срабатьшаиия дешифраторов 9-11. С выхода элемента И 13 таким образом сформированный сигнал поступает на первый вход триггера 6, на котором формируется сигнал неисправляемой кратной ошибки, поступающий к потребителю и сигналиэирующий о том, что приилтый код с выхода регистра 5 искажен. На второй вход триггера 6 поступает управляющий сиг нал, поступающий с соответствующего выхода распределителя 3, который сбр сывает триггер 6 и feM самым подготавливает потребителя к следующему циклу приема информации. Таким образом,устройство работает в комбинированном режиме, т.е. в режиме исправления одиночных ошибок и одновременного обнаружения многократ ных ощибок, Использование блока 7 в предлагаемом устройстве позволяет реапизиро-вать комбинированный режим, при котором значение функции риска Р минизируется по сравнению с функцией риска для режимов работы известного устройства. Действительно, если свявнить предложеннный комбинированный режим и режим исправления известного устройства, то первый предпочтительнее, так как в режиме исправления только исправляются все одиночные ощибки, тогда как в комбинированном режиме исправляются все одиночные ошибки, а также обнаруживается часть многократных ошибок.

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОДИНОЧНЫХ И ОБНАРУЖЕНИЯ МНОГОКРАТНЫХ ОШИБОК, содержащее входной регистр и блок деления, информационные входы которых объединены и образуют информационный вход устройства, сумматор по модулю два, выход которого соединен с информационным входом выходного регистра, выходы которого являются информационными выходами устройства, выход входного регистра соединен с первым входом сумматора по модулю . два, распределитель импульсов, выход которого соединен с управляющими входами входного регистра, блока деления, выходного регистра и первым входом триггера, блок обнаружения ошибок, отличающееся тем, что, с целью повышения достоверности контроля, блок обнаружения ошибок содержит дешифратор исправляемых ошибок, группу дешифраторов неисправляемых ошибок, элемент ИЛИ и элемент И, причем выход дешифратора исправляемых ошибок соединен с вторым входом сумматора по модулю два, выходы дешифраторов неисправляемых оигабок группы через элемент ИЛИ соединены с пер- вым входом элемента И, второй вход S которого соединен с выходом распреде(Л лителя импульсов, а выход - соединен с вторым входом триггера, выход которого является выходом ошибки устройств ва, входы дешифратора исправляемых S ошибок и дешифраторов неисправЛяемых ошибок группы соединены с соответствующими разрядными выходами блока деления.