Устройство для декодирования двоичного кода Советский патент 1986 года по МПК H03M13/05 

тов ТЧ1 сигнал с выхода Йуск Сч Т переводит устройство в режим исправления ошибок, запуская генератор 2 тактовой частоты (ГТЧ) и открывая элемент И 9. Выход ГТЧ 2 вырабатывает тактовые импульсы частоты ТЧ И, превьшающей ТЧГ в п раз. Импульсы ТЧ II поступают на дополнительньш счетчик 3, выходной регистр 7 и через коммутатор 4 - на ЗР 5 и блок 8 деления. Кодовьй блок длиной п запи- сьшается в ЗР 5 за п тактов ТЧ1 и поступает в блок 8 деления. С ЗР 5 информация через сумматор 6 по модулю два поступает на выходной регистр 7. Если в принятом блоке имеется ошибка, в блоке 8 деления образуется соответствующий синдром. При работе на каналах без относительной модуляции дешифратор 10, настроенньй на синдром одиночной ошибки,в Первом символе выдает единичный сигнал исправления, который через элемент И 16, элемент 11ПИ 14 и элемент И 9 поступает на вход сброса блока 8

Устройство для декодирования двоичного кода относится к электросвязи и может быть использовано в системах передачи данных с абсолютной или относительной модуляцией для декодиро- вания двоичного кода с защитой от ошибок.

Цель изобретения - повьш ение помехоустойчивости Декодирования входных сигналов с относительной модуля- цией.

На фиг. 1 представлена структурная электрическая схема предлагаемого устройства для декодирования двоиного кода; на фиг. 2 и 3 - соответст венно структурные электрические схемы коммутатора тактовых частот и блока Деления на образующий полином,

, Устройство содержит счетчик 1 ш-г- пульсов, генератор 2 тактовой часто- ты, дополнительный счетчик 3 импуль-сов, коммутатор 4 тактовых частот, запоминающий регистр 5, сумматор б по модулю два, выходной регистр 7, блок 8 деления на образующий поли-

деления и сумматор 6, где происходит исправление искаженного символа. При работе на каналах с относительной модулядией к блоку 8 деления подключается также и дополнительный дешифратор 11, позволяющий исключать двойные ошиб ки. Элементы И 12, ИЛИ 15, ИЛИ 14, И 16 осуществляют подключение дешифраторов 10 и 11, Для исправления одиночных ошибок в последних символах данного или предыдущего блока дешифратора 10 подключается при наличии сигналов на п-м ши 1-м выходах дополнительного СчЗ, поступаюира:х через элемент ИЛИ 15. Для исключения ложного сигнала .: исправления двойной ошибки дополнительньш дешифратор 11 отключается через элемент И 12 п-м сигналом с дo- полнительного Сч 3, После п тактов ТЧП Сч 1 с приходом первого символа нового кода выдает сигнал, по которому останавливается ГТЧ 2 и запрещается прохождение через элемент И 9 сигналов исправления. 3 ил.

ноМз элемент И 9, дешифратор 10, дополнительный дешифратор 11, первый дополнительньй элемент И 12, триггер 13,, иервьш элемент ИЛИ 14, второй элемент ИЛИ 15, второй дополнительный элемент И 16.

Коммутатор 4 тактовых частот содержит элементы И 17 и 18 и элемент ИЛИ 19о

Блок 8 деления на образующий полином содержит сумматоры 20 и 21 по модулю два и триггеры 22-24.

Устройство работает следующим образом.

Входной сигнал с тактовой частото канала ТЧI,коммутируемой коммутатором 4 (фиг, 1 и 2), поступает на запоминающий .регистр 5 и одновременно обрабатывается блоком 8 деления (фиг, 3). Через п тактов частотыТЧГ сигнал Пуск с выхода Пуск счетчика 1 переводит устройство для декодирования двоичного кода в режим исправления ошибок, при этом разрешается прохождение сигнала через

3

элемент И 9, сбрасывается выходной регистр 7 и запускается генератсф 2, выход которого с этого момента подключается через коммутатор 4 к тактовъы входам запоминающего регис ра 5 и блока 8 деления. Для обеспечения режима исправления ошибок тактовая частота ТЧП должна быть вп раз выше, чем тактовая частота ТЧ{.

За время первых п тактовых интер- валов частоты ТЧ1 кодовый блок длиной п записьшается в запоминающий регистр 5, имеющий п ячеек. Блок 8 деления (фиг. 3), являющийся регистром сдвига с обратными связями по модулю образующего полинома, на.п-м тактовом интервале зафиксирует синдром данного блока кода. При отсутствии искажений синдром равен нулю и в режиме исправления его значение не изменяется. При этом с выходов дешифратора 10 и .дополнительного дешифратора 11 не поступают сигналы исправления и информация без изменения через сумматор 6 из запоминаю- щего регистра 5 переписывается в выходной регистр 7, Если в принятом блоке имеется одиночная ошибка, то в блоке 8 деления образуется синдром равньш одному из столбцов проверочной матрицы данного кода, номер которого соответствует определенному номеру искаженного символа. Например если синдром равен п-му столбцу матрицы, то искажен первый символ кодового слова, если синдром равен i-му столбцу, тогда искажен (п-1-1)-й символ, В последнем случае блок 8 деления в режиме исправления ошибок вьфабатывает с каждым тактом :следующий по номеру столбец данной матрицы и через (i-1) тактовых интервалов зафиксирует п-й ее столбец, а в запоминающем регистре 5 к этому времени искаженный символ переписывается в последний разряд,

В случае двух рядом расположенных ошибок блок 8 деления зафиксирует синдром, равный сумме по модулю два тех столбцов проверочной матрицы данного кода, которые соответствуют номерам искаженных символов.

Если искажены первый и второй символы кодового блока, то результат деления равен сумме по модулю два п-го и (n-l)-ro столбцов провероч- ной матрицы, а искаженные символы в данньй момент находятся на выходе запоминающего регистра 5, При искаже

Q п s 5

0

5

0

28

НИИ i-ro и (i+1)-ro элементов кодового блока в блоке 8 деления через (i-1) тактовых интервалов образуется синдром, соответствующий искажению первого и второго символов кодового слова, а искаженные символы к тому времени находятся в последних разрядах запоминающего регистра 5,

При работе на каналах без относительной модуляции (ОМ) на вход установки режима (Режим ОМ) устройства для декодирования двоичного кода необходимо подать сигнал Режим ом с низким потенциалом, который с помощью первого дополнительного элемента И 12 обеспечивает отключение дополнительного дешифратора 11 и подключение на все время работы (с помощью второго дополнительного элемента И 16 и первого элемента ИЛИ 14) дешифратора 10, Дешифратор 10, настроенный на синдром соответсавующей одиночной ошибки в первом символе кодового блока, вьщает единичный сигнал исправления, если блок 8 деления вьфаботал данный синдром. Единичный сигнал с дешифратора 10 через второй дополнительный элемент И 16, первый элемент ИЛИ 14 и элемент И 9 поступает на вход Сброс блока 8 деления и на второй вход сумматора 6, на первый вход которого в данный момент с выхода запоминающего регистра 5 подается искаженный символ, С выхода сумматора 6 исправленная информация поступает в выходной регистр,

При работе на каналах с относительной модуляцией сигнал Режим ОМ доджен быть высокого уровня, который позволяет включить при исправлении ошибок дешифратор 10 и дополнительный дешифратор 11, Дешифратор 10 подключается при наличии на входах второго элемента ИЛИ 15 одного из сигналов h, или I с выхода дополнительного счетчика 3, Это обеспечи- вает исправление одиночных ошибок; возникающих в результате искажения в канале последних символов данного или предьщущего блока. Дополнительный дешифратор 11 отключается сигналом п, поступающим с дополнительного счетчика 3 на первый дополнительный элемент И 12, что исключает появление заведомо ложного сигнала исправления двойной ошибки. Последний может возникнуть в результате неисправляемого кодового слова, синдром которого указьшает на то, что

первый символ двойного искажения является последним битом кодового блока.

Сигнал исправления второго символа двойной ошибки образуется на выходе триггера 13 путем задержки на тактовый интервал частоты ТЧП сигнала исправления первого символа,

После п тактовых интервалов часто- ты ТЧИ счетчик 1, работающий на частоте ТЧ1, с приходом первого символа нового кодового блока вьщает сигнал Останов, останавливающий генератор 2 и запрещающий прохождение через элемент И 9 сигналов исправления. На тактовые входы запоминающего регистра 5 и блока 8 деления с этого момента подается тактовая частота ТЧ, необходимая для приема следующего кодо-

вого блока.

Таким образом, предлагаемое устройство для декодирования двоичного кода обеспечивает путем исправления дву- кратных ошибок повышение помехоустойчивости декодирования входных сигналов с относительной модуляцией.

Формула изобретения

Устройст.во для декодирования двоичного кода, содержаЕ ее последовательно соединенные запоминающий регистр, сумматор по модулю два и вы- ходной регистр, последовательно соединенные блок деления на образующий полином и дешифратор, последовательно соединенные счетчик импульсов и генератор тактовой частоты, а. также коммутатор тактовых частот и элемент И, первый вход которого подключен к выходу Пуск счетчика импульсов, выход элемента И подсоединен к второму входу сумматора по модулю два и входу Сброс блока деления на образующий полином, выход Пуск счетчика импульсов подсоединен к первому управляющему входу коммутатора тактовых частот, выход Оста- нов счетчика импульсов подсоединен

j

5 С

5

0

5 0 5 0

1к входу Останов генератора такто- ;зой частоты и к второму управляющему входу коммутатора тактовых частот, первый и второй тактовые входы icoToporo подключены соответственно к выходу генератора тактовбй частоты и входу счетчика импульсов, а выкод коммутатора тактовых частот подсоединен к объединенным тактовым входам запоминающего регистра и блока деления на образующий полином, причем вход счетчика импульсов является тактовым входом устройства, а объединенные информационные входы запоминающего регистра и блока дех;ения на образующий, полином являются информационным входом устройства, отличающееся тем, что, с целью повьшения помехоустойчивости декодирования входных сигналов с относительной модуляцией, в него введены последовательно соединенные дополнительный дешифратор, первьй дополнительный элемент И,триг- г ер к первый элемент ИЛИ, последовательно соединенные дополнительньш счетчик импульсов, второй элемент ИЛИ и второй дополнительный элемент И,, при этом входы дополнительного дсгшифратора подключены к соответст- в-ующим выходам блока деления на образующий полином, второй выход дополнительного счетчика импульсов подсоединен к объединенным вторым входам второго элемента ИЛИ и первого дополнительного элемента И, выход которого через первый элемент ИЛИ подсоединен к второму входу элемента И, выход дешифратора через BTopoJi дополнительный элемент И подсоединен к соответствующему входу первого элемента ИЛИ, выход ком- му/татора тактовых частот подсоединен к счетному входу триггера, а выход генератора тактовой частоты - к тактовому пходу выходного регистра, причем объединенные вторые входы первого дополнительного элемента И и второго элемента ИЛИ являются входом установки режима устройства.

«

19

Фиг.2

.д

Изобретение относится к электросвязи и может использоваться в системах передачи данных с абсолютной или относительной модуляцией. Обеспечивается повышение помехоустойчивости декодирования входных сигналов с относительной модуляцией. Входной сигнал с тактовой частотой ТЧТ поступает на счетчик (Сч 1 импульсов , через коммутатор 4 тактовых частот - на запоминающий регистр (ЗР) 5 и на блок 8 деления. Через п такto to 1C 00