Устройство сопряжения Советский патент 1984 года по МПК G06F3/04 

третьего элемента if, второй вход которого, второй вход второго элемента И и первые входы четвертого и пятого элементов И соединены со стробирующим входом блока, выход . второго элемента ИЛИ соединен с вто рым входом четвертого элемента И, выход первого элемента И и сбросовы вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом пятого элемента И и с третьим входом третьего элемента И, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четвертым, пятым и шестым выходами блока, вы ходы пятого и четвертого элементов И соединены соответственно с третьи входом второго элемента ИЛИ и с третьим выходом блока. 3. Устройство ПОП.1, отлич ю щ е е с я тем, что блок адресации содеря ит четыре триггера, пять элементов И и элемент ИЛИ, причем первый - четвертьш установочные вхо ды блока соединены с первыми входам соответстэенно первого - четвертого триггеровj второй вход первого триг гера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первьй выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входами первого элемента И, выход которого соедине 7 с вторым выходом блока и с первьм входом элемента ИЛИ, второй выход первого триггера соединен с вторьм входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ соединен с первым выходом блока, третий стробирующий вход блока соеди- , нен с вторыми входами третьего - пятого элементов И, выходы которых соединены соответственно с третьим - пятым выходами блока, второй сбросовый вход блока соединен с вторыми входами второго - четвертого триггеров, выходы которых соединены соответственно с третьими входами третьего - пятого элементов И. 4. Устройство ПО.П.1, отличающееся тем, что блок контроля содержит три элемента И, элемент ИЛИ, триггер, усилитель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми входами первого и второго элементов И, второй вход блока соединен с вторым входом второго элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, вькоды элементов И через элемент ИЛИ соединены с первым входом триггера, выход которого через усилитель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровнями потенциалов соответственно,

Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения наладочньпс запоминающих устройств с вычислительными машинами.

Известно устройство для сопряжения вычислительных машин, содержащее блок приема информации, выход которого соединен через буферный регистр с первым входом блока передачи данных, второй вход которого подключен к выходу регистра адреса и входу блока сравнения адреса, а выход к блоку приема информации, при этом выход блока приема адреса соединен с блоком сравнения адреса, а выход ,блока приема команд через дешифратор подключен к регистру команд, блр1с динамической памяти, соединенньй с блоком сравнения адреса, регистром команд, блоком приема информации, блоком сравнения адреса, регистром команд и блоком передачи данных lj .

Недостатком известного устройства является то, что отработка временных диаграмм работы каждой машиной произйодится в независимых циклах последовательно по специальным сигналам запросов и ответов, что невозможно при сопряжении вычислительной ;машины с наладочным запоминающим устройством.

Наиболее близким к предлагаемому по технической сущности является устройство для сопряжения наладочного запоминающего устройства с вычислительной машиной, содержащее буферный регистр, блок передачи данных, блок динамической памяти, блок передачи адреса, блок сравнения адре са, блок приема адреса, блок регистров адреса, блок формирования синхро импульсов, коммутатор синхроимпульсов, блок формирования адреса мас.сива и блок передачи адреса, первый вход буферного регистра является первым входом устройства, выход блока передачи данных - первым входом устройства, входы блока передачи данных соединены с выходом буферного регистра и первым выходом блока дина мической памяти, первый вход и второй выход которого подключены соответственно к вторым входу и выходу устройства, третий выход блока динамической памяти подключен к управляющему входу блока передачи адреса, информационные вход и выход которого соединены соответственн-о с соответствующими третьим входом и выходом устройства, четвертый выход и .второй вход блока динамической памяти соединены соответственно с первым входом и-выходом блока сравнения адреса, второй вход которого через блок приема адреса со.сдинен с четвертым входом устройства, а третий - с выходом блока регистров адреса, блок формирования синхроимпульсов состоит из формирователя импульса и Группы элементов задержки а блок формирования адреса массива из шифратора и группы элементов И, выходы элементов задержки через формирователь импульса подключены к пятому входу устройства и через коммутатор синхроимпульсов к группе входов блока динамической памяти, пятый выход которого подключен к второму входу буферного регистра, второй вход и третийвыход блока динамической памяти соответственно соединены с входом шифратора и первым входом группы элементов И блоки

формирования адреса массива, вторыевходы элементов И группы соединены с соответствующими выходами шифратора , а выходы элементов И являются четвертым выходом устройства 2..

Недостатком известного устройства является низкая надежность.

Цель изобретения - повышение надежности.

Поставленная цель достигается тем, что в устройство, содержащее коммутатор, первый, второй, третий входы которого являются соответствен но первым, вторым и третьим адресными входами устройства, регистр адреса, информационный вход которогоявляется четвертым адресным входом устройства, а выход соединен с четвертым информационным входом коммутатора, группу формирователей импульса, входы которых соединены с управляющими входами устройства, шифратор выход которого является первым ад-рес.ным выходом устройства, распределитель импульсов, первый и второй выходы которого соединены соответственно с выходом обращения устройст ва и со сТробирующим входом буферного регистра, блок памяти, причем выходы формирователей импульса группы соединены с входами игифратора и с цервым - четвертым управляющими входами коммутатора, а информационный вход и выходы блока памяти соединены соответственно с выходом буферного регистра и с информационными выходами устройства, вькод коммутатора соединен со вторым адресным выходом устройства, выход коммутатора соединен с вторым адресным выходом устройства, введены бдок приоритета, блок адресации и блок контроля, причем выходы формирователей-импульса группы соединены с запросными вхр дами блока приоритета, с установочными входами блока адресации и с входами блока контроля сбросовый вход блока приоритета соединен с первым выходом блока адресации, второй - пятый выходы которого соединены с адресными входами блока памяти, стробирующий вход блока приори тета соединен с третьим выходом распределителя импульсов, четвертый и пятьй выходы которого соединены с первым и вторым сбросовыми входами блока адресации, первый - шестой выходы блока приоритета соединены соответственно с управляющими входа

ми регистра адреса, с пятым управляющим входом коммутатора, с входом распределителя импульсов и с первым, вторым и третьим стробирующими входами блока адресации.

Кроме Того, блок приоритета содержит пять элементов И, два элеменг та НЕ, два элемента ИЛИ и два тригге ра, причем выход первого элемента ИЛИ соединен с первыми входами первого триггера, первого элемента И, второго элемента ШШ и через первый элемент НЕ - с первым входом второго элемента И, выход которого соединен с вторым входом первого триггера, первый, второй и третий запросные .входы блока соединены с входом первого элемента ИЛИ, четвертый запросный вход блока соединен с.вторыми входами первого элемента И и второго элемента ИЛИ, а через второй элемент НЕ - с первым входом третьего элемента И, второй вход которого, второй вход второго элемента И и первые входы четвертого и пятого элементов И соединены со стробирующи входом блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента И, выход первого элемента И и сбросовый вход блока соединены соответственно с первым и вторым входами второго триггера, первый и второй выходы которого соединены соответственно с вторым входом пятого элемента И и с третьим входом третьего элемента И, выход которого, прямой и инверсный выходы первого триггера соединены соответственно с четверть1м, пятым и шестым выходами блока, выходы пятого и четвертого элементов И соединены соответственно с третьим входом второго элемента ШШ и с третьим выходом блока.

Блок адресации.содержит четыре триггера, пять элементов И и элемент ИЛИ, причем первьгй - четвертый установочные входы блока соединены с первьми входами соответственно первого - четвертого триггеров, второй вход первого триггера соединен с первым сбросовым входом блока, первый стробирующий вход блока соединен с первыми входами элементов И, первый выход первого триггера и второй стробирующий вход блока соединены соответственно с вторым и третьим входа ш первого элемента И, выход которого соединен с вторым выходом блока и с первым входом элемента ИЛИ, второй выход первого триггера соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ШШ соединен с первым выходом блока, третий стробирующий вход блока соединен с вторыми входами третьего пятого элементов И, выходы которых соединены соответственно с третьим пятым выходами блока, второй сбросовый вход блока соединен с вторыми входами второго - четвертого триг5 геров, выходы которых соединены соответственно с третьими входами третьего - пятого элементов И.

Блок контроля содержит три элемента И, элемент ИЛИ, триггер, уси0 литель, элемент индикации, элемент коммутации и резистор, причем первый вход блока соединен с первыми вхо;п1ами первого и второго элементов И, .второй вход блока соединен с вторым

входом второго.элемента И и с первым входом третьего элемента И, третий вход блока соединен с вторыми входами первого и третьего элементов И, выходы элементов И через элемент ШШ соединены с первым входом триггера, выход которого через усилитель соединен с элементом индикации, второй вход триггера через параллельно соединенные элемент коммутации и резистор подключен к двум шинам с различными уровнями потенциалов соответственно. На фиг.1 приведена схема предла1гаемого устройства; на фиг.2 - схема, блока приоритета на фиг.З - схема блока распределения данных, на фиг.4схема блока контроля..

Устройство содержит шифратор 1, регистр 2 адреса, коммутатор 3, группу 4 формирователей импульса, распределитель 5 импульсов, буферный регистр 6, блок 7 памяти, блок 8 адресации, блок 9 приоритета, блок 10 контроля, адресные входы 11, 12, 13 и (4, управляющие входы 15,16,17 и 18, информационные выходы 19,20,21 и 22, выходы 24,25 и 26 устройства, информационный бход 27 устройства.

Блок 9 приоритета (фиг.2) состоит из двух элементов ИЛИ 28 и 29,двух . элементов НЕ 30 и 31, пяти элементов

И 32 - 36 и двух триггеров 37 и 38. Блок 8 адресации (фиг.З) состоит из триггеров 39 - 42, элементов И 43 - 47 и элемента ИЛИ 48.

7

Блок 10 контроля (фиг.4) состоит

из элементов И 49,50 и 51, выходы которых через элемент ИЛИ 52 подсоединены на первый вход триггера 53, второй вход которого через элемент 54 коммутации и резистор 55 подсорди нен к клеммам.

Выход триггера 53 через усилитель 56 подсоединен с элементу 23 индикации.

Устройство сопряжения при отладке программ работает как в совмещенном так и в несовмещенном режиме работы. При этом устройство подсоединяется к шинам вычислительной машины вместо блоков ПЗУ, в которых впослед ствии должна быть прошита программа Входы 11 и 15 и выход 19 подключаются к первому ПЗУ вычислительной машины, входы 12 и 16 и вькод 20 - к второму, входы 13 и 17 и выход 21 к третьему, входы 14 и 18 и выход 22 - к четвертому, причем сигналы обращения с входов 15,16 и 17 имеют приоритет вьше, чем сигнал обращения с входа 18.

В несовмещенном цикле работы может выдаваться сигнал обращения по любому входу, а в совмещенном цикле сигнал обращения с входа 18 с низ-. КИМ приоритетом и сигнал обращения с одного из входов 15,16 и 17 с высоким приоритетом.

Устройство сопряжения в совмещенном цикле работает следующим обра-, зом.

С -вычислительной машины на устройство подается код адреса и сигнал обращения с. высоким приоритетом и код адреса и сигнал обращения с низким приоритетом, например, по входам 11,.15 и 14,18.

Сигналы обращения с входов 15 и 18 поступают на формирователи группы 4. Формирователи формируют им пульсы необходимой длительности для обеспечения надежной передачи адре-. са с коммутатора 3 и шифратора 1 при малой длительнрсти сигналов обращения и для исключения неправиль-. ной работы блока 9 приоритета при сравнительно большой длительности сигнала обращения, перекрывающего цикл обращения к наладочному запоминающему устройству.

С выхода формирователей группы 4 сигналы обращения поступают на входы блока 9. Сигналы обращения с входов с высоким приоритетом формиро

216678

вателей группы 4 поступают на коммутатор 3, блок 10 контроля, шифратор 1, а на блок 9 приоритета и блок .8 адресации поступают сигналы обраще, ния и с высоким и низким приоритетом.

В.блоке адресации сигналы поступают на установочные входы триггеров 40 и 39 соответственно. При этом 10 сигнал с прямого выхода триггера 39 открывает элемент И 43, ас инверсного - закрывает элемент И 44. Сигнал с выхода триггера 40 открывает элемент И 45.

15 В блоке 9 приоритета сигнал обращения с высоким приоритетом поступает на элемент ИЛИ 28, а с низким на элементы. ИЛИ 29, И 32, НЕ 31.

Сигнал высокого приоритета в блоке 9 приоритета поступает через элемент ИЛИ 28 на элемент ИЛИ 29, с выхода которого через элемент И 35 поступает на распределитель 5.

В исходном состоянии элементы И 33-36 блока 9 приоритета открыты сигналом, поступающим с распределителя 5.

Кроме того, в блЬке 9 приоритета сигнал с элемента ИЛИ 28 поступа,ет через элемент НЕ 30 на вход элемента И 34 и закрывает его, в результате чего снимается сигнал сброса с триггера 37, а сигналом с выхода элемента ИЛИ 28 названньй триггер 37 устанавливается.

Далее сигнал с выхода элемента ИЛИ 28 блока приоритета 9 поступает на элемент И 32, на другой вход кото рого поступает сигнал с низким прио ритетом, при этом на выходе элемента И 32 формируется управляющий сигнал, устанавливающий триггер 38.

Одновременно сигнал низкого, приоритета поступает через элемент НЕ 31 на вход элемента И 36 и закрывает, его, в результате чего снимается сигнал с его выхода, т.е. сигнал сброса с регистра 2 адреса;, выполненного, например, на RS-триггерах, и с триг гера 39 блока 8 адресации. В регистр 2 адреса вносится код адреса с входа 14. Сигнал с прямого выхода триггера 37 блока 9 приоритета открывает элемент И 45 блока 8 адресации, а

С инверсного выхода закрывают эпемент И 43. Кроме того, сигнал инверсного выхода триггера 37 поступа- ет на коммутатор 3 и закрывает его,

тем самым выходы регистра 2 адреса отключаются от шины 24-.

Одновременно с формирователей группы 4 сигнал высокого приоритета поступает на коммутатор 3 и откры вает его, при этом адрес с шины 11 передается в наладочное запоминафщее устройство. Этот же сигнал поступает на шифратор 1, который выдает код номера массива (код старших адресов) наладочного запоминающего устройства. В данный массив заранее внесена соответствующая информация отлаживаемая программа первого блока ПЗУ. Формируемые коды номера массива имеют следующие значения, например 01 - код номера массива первого блока ПЗУ, 10 - второго блока ПЗУ, 11 - третьего и четвертого. В данном случае код номе ра массива имеет значение 01, так как поступил сигнал обращения, принадлежащий первому блоку ПЗУ.

После приема сигнала с вькода элемента И 35 блока 9 приоритета распределитель 5 вырабатывает сигнал определенной длительности.

При выработке сигнала распределителя 5 закрываются элеме11ты И 33 36 блока 9 приоритета и остаются закрытыми до окончания задержки. На выходе 26 распределителя 5 также формируется сигнал обращения в наладочное запоминающее устройство.

Считанная информация из наладочного запоминающего устройства по входу 27 поступает на буферный регистр 6 и вносится в него по управляющему сигналу, вьфабатываемому распределителем 5.

Управляющий сигнал с распределите ля 5, кроме того, поступает на элементы И 43 - 47 блока 8 адресации. Так как открыт только один элемент И 45 сигналом с прямого выхода триггера 40 и сигналом с прямого выхода триггера 37 блока приоритета 9, то на выходе элемента И 45 вырабатывается управляющий сигнал. Этот сигнал поступает на блок 7 памяти и разрешает прием данньк с буферного регистра 6. С блока 7 памяти данные передаются по выходу 19 в ЦВМ.

Затем на выходе распределителя 5 вырабатывается сигнал сброса, который поступает на сброс триггеров 40 41 и 42 блока 8 адресации.

По окончании сигнала на выходе распределителя 5 вырабатывается

166710

управляющий сигнал, кoтqpый открывает элементы И 33 - 36 блока 9 прис ритета. Так как на выходе элемента ИЛИ 28 блока 9 приоритета сигнал

J отсутствует, элемент И 34 блока 9 открыт и сигнал распределителя 5 сбрасывает триггер 37. При этом управляющий сигнал с инверсного выхода триггера 37 поступает и подготавли 0 вает (открывает по одному входу) элемент И 43 блока 8 адресации, а- управляющий сигнсШ с прямого выхода триггера 37 блока 9 закрывает элементы И 45, 46 и 47 блока 8 адресации. ме того, сигнал с триггера 37 поступает на коммутатор 3, при этом адрес с регистра 2 адреса поступает по шине 24 в наладочное запоминающее устройство. На входах шифратора

20 1 сигналы отсутствуют (сигналы обращения с высоким приоритетом) , в результате чего с выхода шифратора 1 нулевой код 00 адреса массива по шине 25 передается в наладочное уст25 ройство.

С выхода триггера 38 блока 9 приоритета сигнал через элементы И 33 и ИЛИ 29 и И 35 поступает на распределитель 5 изапускает его.

2 С выхода распределителя 5 сигнал по шине 26 поступает в цепь сигнала обращения наладочного запоминающего устройства. При этом сигнал разрешения, поступающий на элементы И 33 36 блока 9 приоритета снимается.

Считанная информация из наладочного устройства поступает по входу . 27 на буферный регистр и вносится в него по управляющему сигналу, выр батываемому распределителем 5.

Сигнал с выхода распределителя 5 поступает также и на элементы И 43 - 47 блока 8 адресации. Так как открыт элемент И 43, на его выходе вьфабатывается управляющий сигнал, который поступает на блок 7. с выхода блока 7 по выходу 22 передаются в вычислительную машину до начала следующего цикла машины.

Одновременно сигнал с выхода элемента И 43 блока 8 адресации поступает через элемент ИЛИ 48 на сброс триггера 38 блока 9 приоритета. Сигналы с выходов триггера 38 закрывают элемент И 33 и открывают элемент

55 И 36. По окончании сигнал с выхода распределителя 5 выдает сигнал разрешения на элементы И 33 - 36 блока 9 приоритета. Так как при этом 11 ,. трех входах элемента И 36 присутствуют сигналы, с его выхода вьодается сигнал сброса на триггер 3 блока 8 адресации и регистр 2 адреса, при этом устройство устанавлива ется в исходное состояние. При подаче сигнала обращения высокого приоритета по другому входу 12 или 13 устройство работает аналогично, за исключением того, что сигнал высокого приоритета устанавливает не триггер 40, а триггер 41 или 42. Управляющие сигналы приема данных формируются соответственно на выходах элементов И 46 и 47 и передача данных производится с блок 7 памяти, а в шифраторе 1 для наладочного запоминающего устройства формируются соответственно коды или 11 адреса массива. При ошибке в программе или неправильном размещении данных в блоках ПЗУ машина может одновременно вьщать два сигнала обращения с высо ким приоритетом, что недопустимо. Сигналы обращения с высоким приоритетом, например, на шинах 15 и 16 поступают через формирователи группы 4 на элементы И 49, 50 и 51 блока 10 контроля.При этом на обоих входах, элемента И 50 появляются сигналы и на выходе названного элемента И 50 формируется сигнал, который через элемент ИЛИ 52 поступает на установочный вход триггера 53, которьй срабатывает и через усилитель 56 зажигает элемент 23 индикации. При обработке неправильно считан ной информации машина, например Аргон-15, выходит на останов. По загоранию элемента 23 индикации судят о наличии ошибки в программе и несанкционированном обращении. Установка в исходное состояние блока 10 контроля производится элементом 54. При нажатии элемента 54 на сбросовый вход триггера 53 по дается потенциал от источника питания (не показан), J oтopый устанавли вает его в исходное состояние. Чере резистор 55 к сбросовой цепи тригге ра 53 подсоединен другой полюс источника питания для исключения возникновения помех в сбросовой цепи триггера 53 в процессе работы. Отличие работы устройства в несовмещенном цикле заключается в еле дующем. 6712 . Пусть, например, поступил код адреса и сигнал обращения с низким приоритетом по входам 14 и 18 соответственно. Сигнал обращения с входа 18 через формирователь группы 4 поступает на установочный вход триггера 39 блока 8 адресации и на элементы ИЛИ 29, И 32, НЕ 31 блока 9 приоритета. Элемент И 32 блока 9 приоритета закрыт по второму входу, так как сигнал обращения с высоким приоритетом отсутствует. Поэтому триггер 38 остается в сброшенном состоянии.-Сигнал с элемента НЕ 31 поступает на элемент И 36 блока 9 приоритета и запрещает вьщачу сигнала сброса в регистр 2 адреса и триггер 39 блока 8 адресации. Сигнал поступает через элементы ИЛИ 29, И 35 на распределитель 5 и запускает его. Триггер 37 блока 9 приоритета также остается в сброшенном состоянии, поэтому управляющий сигнал с его инверсного выхода открывает коммутатор 3. Код адреса с входа 4 вносится в регистр 2 адреса, с выхода которого черезкоммутатор 3 по выходу 25 шифратора 1 вьщается нулевой код, так как на шифратор 1 сигналы обращения высокого приоритета не поступали. Считанная информация из наладочного запоминающего устройства передается аналогично через буферный регистр 6 и блок 7 памяти, В случае поступления из вычислительной машины кода адреса и сигнала обраще-ния с высоким приоритетом, например, по входам 11 и 15 соответственно, отличие работы устройства состоит в следующем. Сигнал обращения с входа 15 через формирователи группы 4 поступает на элемент ИЛИ 28 блока 9 приоритета, на установочный вход триггера 40 блока 8 адресации, шифратор 1 и коммутатор 3. Адрес с входа 11 передается через коммутатор 3 на выход 24 через элемент ИЛИ 28 блока 9 приоритета. Сигнал устанавливает триггер 37, которьй открывает элементы И 45, 46 и 47 блока 8 адресации И закрывает коммутатор 3, тем самым отключая выходы регистра 2 от выхода 24. С выхода элемента ИЛИ 28 блока 9 приоритета сигнал поступает также через элементы ИЛИ 29 и И 35 на распределитель 5,который вырабатывает соответствующие управляющие сигналы.

13112166714

Предлагаемое устройство позволяет машины в порядке приоритетности передавать два обращения в наладоч- обращений и передавать данные по со-I

Ное устройство за один цикл работы

ответствующим каналам в машину.