Ячейка матричного коммутатора Советский патент 1984 года по МПК H03K17/00 G06F7/00 

иП

2. Ячейка по п.1, о т л и ч а ющ а я с я тем, что блок управления содержит элемент эквивалентности и элемент И, первый вход элемента эквивалентности соединен с первым входом блока управления, подклю енным к входной информационной шине, второй вход элемента эквивалентности подсоединен к третьему входу блока управления, подключенному к выходной информационной шине, выход элемента эквивалентности соединен с первым входом элемента И, второй вход элемента И соединен, со вторым входом блока управления, подключенным к шине настройки, а выход элемента И соединен с выходом блока управления .

1. ЯЧЕЙКА МАТРИЧНОГО КОММУТАТОРА, содержащая блок управления, к трем входам которого подключены соответственно входная информационная пмна,шина настройки ивыходная информационная шина, выход блока управления соединен с единичным входом триггера, отличающаяся тем, что, с целью упрощения, нулевой. вход триггера соединен с шиной сброса, инверсный выход триггера соединен с первым входом введенного элемента И, второй и инверсный входы которого соединены соответственно с входной информационной шиной и шиной настройки, а выход элемента И сое. динен с выходной информационнойши ной ячейки.

1

Изобретение относится к вычислительной технике и может быть использовано в качестве базового элемента при построении коммутационных систем многопроцессорных вычислительных структур,

Известна ячейка коммутатора, содержащая ячейки памяти, соединенные с блоком коммутации и управляющим регистром, блок анализа функции .распространения, дешифратор и блок формирования выходных функций формирования С1 3Недостаток устройства - его сложность .

Известна также ячейка матричного коммутатора, содержащая блок управления, входы которого соединены с информационной шиной, шиной настройки и выходной информационной шиной, а выход блока управления соединен с единичны входом триггера C2D.

Недостатком известной ячейки является значительное число элементов, что особенно существенно при пестроении матричных коммутаторов большой размерности.

Цель изобретения - упрОЕ ение ячейки.

Поставленная цель достигается тем, что в ячейке матричного коммутатора, содержащей блок управления, к трем входам которого подключены соответственно входная информационна шина, шина настройки и выходная информационная шина, выход блока управления соединен с единичным входом триггера, нулевой вход триггера соединен с шиной сброса, инверсный выход триггера соединен с первым вхот t W

ДОМ введенного элемента И, второй и инверсный входы которого соединены

соответственно с выходной информационной шиной и шиной настройки, а выход элемента И соединен с выходной информационной шиной ячейки.

Кроме того, блок управления содержит элемент эквивалентности и элемент И, первый вход элемента эквивалентности соединен с первым входом блока управления, псгдключенным к входной информационной шине, второй вход элемента эквивалентности подсоединен к третьему входу блока управления, подключенному к выходной информационной шине, выход элемента эквивалентности соединен с первым входом элемента И, второй вход элемента И соединен с вторым входом блока управления, подключенным к шине настройки, а выход элемента И соединен с выходом блока управления.

На чертеже представлено устройство.

Ячейка матричного коммутатора содержит блок 1 управления, входную информационную шину 2, шину 3 настройки, выходную информационную шину 4, триггер 5, шину 6 сброса, элемент И 7, элемент 8 эквивалентности, элемент И 9. Блок 1 управления состоит ,из элемента 8 эквивалентности и эле мента И 9. К входам элемента 8 эквивалентности подключены входная информационная шина 2 и выходная информационная шина 4, а к входам элемента И 9 подведены шина 3 настройки и выход элемента 8 эквивалентности. Выход элемента И 9 является выходом блока I управления и с единичным входом триггера 5, к нулевому входу которого подведена шина сброса, а его инверсный выход соединен с первым входом элемента И 7, 31 к второму входу которого подключена входная информационная шина 2, К инверсному входу элемента И 7 подведена шина 3 настройки, а выход его связан с выходной информайионной шиной 4 ячейки. Ячейка матричного коммутатора работает следующим образом. Сигнал, подаваемый по шине 6 сбро са, устанавливает триггер 5 в нулево состояние, при этом с его инверсного выхода единичный потенциал поступает на вход элемента И 7, разрешая передачу сигналов с входной информационной шины 2 в выходную информационную шину 4 при нулевом потенциале на шине 3 настройки. Во время настройкИ каналов связи в матричном коммутатбре по шине 3 настройки поступает единичный сигнал, который действует на протяжении всего времени настройки и подается на инверсный вход элемента И 7, запрещая передачу сигналов с входной информационной шины 2 в выходную информационную шину 4 и на элемент И 9 блока управления, подготавливая его к работе. Коды, поступающие по входной и выходной информационным шинам и 84 несущие информацию о символических именах коммутируемых каналов связи, поразрядно подаются на элемент 8 эквивалентности в блоке I управления. При неравенстве разрядов в символических именах единичный потенциал, формируемый на выходе элемента 8 эквивалентности, проходит через элемент И 9 и поступает на единичный вход триггера 5, устанавливая его в единичное состояние. По окончанию настройки с шины настройки снимается единичный сигнал. Если за время настройки на триггер 5 подан сигнал неравенства, то с его инверсного выхода нулевой уровень поступает на вход элемета И 7, запрещая передачу информации через него. Если на триггер 5 за время настройки не подан сигнал неравенства, уо он остается в исходном состоянии и единичный потенциал с его инверсного выхода разрешает передачу информации через элемент И 9. Технический эффект от использования представленной ячейки матричного коммутатора заключается в снижении общего времени настройки и упрощении коммутационных систем многопроцессорных вычислительных структур.