Микро-ЭВМ Советский патент 1984 года по МПК G06F15/00 

блоков сопряжения с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, вход сброса счетчика адреса соединен с выходом первого элемента И, вход записи счетчика адреса соединен с входом одновибратора и с выходом блока сравнения, стробирующий вход которого соединен с выходом четвертого элемента И.

2. Микро-ЭВМ по П.1, о т л ич а ю щ а я с я тем, что микропроцессор содержит регистр первого операнда, регистр второго операнда, флаговый регистр, регистр команд, первый и второй коммутаторы, дешифратор, арифметико-логическое устройство, регистровое запоминающее устройство и блок

.микропрограммного управления, первый управляю14ий выход которого соединен с входами записи регистра первого операнда и регистра второго операнда, выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым информационными входами арифметико-логического устройства, вход кода операции которого соединен с вторым управляющим выходом блока микропрограммного управления и с входом записи флагового регистра, выход которого соединен с входом переноса арифметико-логического блока, выход переноса которого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход второго коммутатора соединен с первым, выходом первого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора, второй информационный вход второго коммутатора соединен с первым информационным вьаходом регистрового запоминающего устройства, второй информационный выход которого является адресным выходом микропроцессора, вход записи регистра команд, управляющие первого и второго коммутаторов и первый

. вход чтения-записи регистровго запоминающего устройства подключены к третьему управляющему выходу блока микропрограммного управления, вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управляющих входов регистрового запоминающего устройства, второй выход первого коммутатора является -информационным выходом микропроцессора, третий информационный вход первого коммутатора является информационным входом микропроцессора, первы второй, третий, четвертый и пятый управляющие входы блока микропрограммного управления являются соответственно первым, вторым, третьим, четвертым и пятым управляющими входами микропроцессора, четвертый, пятый и шестой управляющие выходы блока микропрограммного управления являются соответственно первым, вторым и третьим управляющими выходами микропроцессора, группа управляющих выходов блока микропрограммного управления является группой управляющих выходов микропроцессора.

3. Микро-ЭВМ по ПП.1 и 2, о т личающаяся тем, что блок микропрограммного управления содержит счетчик, блок памяти микрокоман три дешифратора, два элемента ИЛИ и три элемента И, причем первый вход первого элемента ИЛИ соединен с первым управляющим входом блока и с первым управляющим выходом , второй вход первого элемента ИЛИ соединен с выходом первого дешифратора, второй выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пятым и четвертым управляющими входами блока, третий выход дешифратор соединен с первым входом третьего элемента И, второй вход которого соединен с третьим управляющим входом блока, выход первого элемента И соединен, с входом младшего разряда адреса блока памяти микрокоманд, выход второго элемента И соединен с третьим управляющим выходом блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы первого и второ.го элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен со вторым управляющим ВХОДОМ блока, информационный выход сче1чика соединен с входом младшей части адреса блока памяти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, первый выход которого соединен с входом перво го дешифратора, второй выход блока памяти микрокоманд соединен с входом второго дешифратора, первый, второй и трети выходы которого соединены соответственно с четвертым, пятым и шестым управляющими выходами блока, группа выходов второго дешифратора являетс группой, управляющих выходов блока, третий выход блока памяти микрокоманд соединен с входом третьего дешифратора, выход которого соединен со вторым управляющим выходом блока.

Изобретение относится к вычислительной технике и может быть использовано в системах управления.

Известна микро-ЭВМ, содержащая микропроцессор, блок памяти, блок управления, регистр состояния и блоки сопряжения с внешними устройствами 1 .

Недостатком данной микро-ЭВМ является низкое быстродействие. Это обусловлено тем, что при считывании микропроцессором информации из блока памяти производится приостановка работы микро-ЭВМ на время, требуемое для выборки информации из блока памяти.

Наиболее близкой к предлагаемой по технической сущности является микро-ЭВМ, содержащая блок памяти, группу п блоков сопряжения с внешними устройствами, микропроцессор, и блок управления, содержащий три элемента ИЛИ, триггер захвата, триггер готовности/ четыре элемента И, генератор импульсов, одновибратор и группу п элементов И, 1-е ( i 1,2,3... п) входы рервого, второго и третьего элементов ИЛИ соединены соответственно с запросньом выходом i-ro блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом 1-го блока сопряжения с внешними.устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом установки в единицу триггера прерывания, с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого элемента И и с первым управляющим входом микропроцессора, первый вход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И и элементов И группы, с вторым управляйщим входом микропроцессора, с выходом генератора импульсов и с входа- ми синхронизации триггера захвата и триггера готоьности, вход установки в ноль триггера прерывания соединен с вторым входом второго элемента И и с первым управляющим выходом микропроцессора, выходы триггера прерывания, триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и пятым управлякицими входами микропроцессора, вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управлякядими входами микропроцессора, второй вход 1-го элемента И группы соединен соответственно с i-M управляющим вУходом группы микропроцессора, второй вход первого элемента И соединен с входом начальной установки микро-ЭВМ,

(п +1)-й вход третьего элемента ИШГ соединен с выходом одновибратора, выход i-ro элемента И группы соеди,нен соответственно с управляющим входом 1-го блока сопряжения с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и входом записи блока памяти, информационный вход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения с внешними устрюйствами, информационный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения 2.

Недостатком известной микро-ЭВМ является низкое быстродействие. Это обусловлено тем, что при считывании микропроцессором информации из блока памяти производится приостановка работы микро-ЭВМ на время, необходимое для выборки информации из памяти.

Цель изобретения - повышение быстродействия микро-:ЭВМ,

Поставленная цель достигается тем, что в микро-ЭВМ, содержащую блок памяти, группу п блоков сопряжения с внешними устройствами, микропроцессор и блок управления, содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, тригге готовности, четыре элемента И, генератор импульсов, одновибратор и групу h элементов И, i-e ( i 1,2,3.. п) входы первого, второго и третьего элементов ИЛИ соединены соответ.ственно с запросным выходом i-ro блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом установки в :единицу триггера прерывания, с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого элемента И и с первым управлякяцим входом микропроцессора, первый вход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И и элементов И группы, с вторым управлякяцим входом микропроцессора, с выхода генератора импульсов и с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соедииен с вторым входом второго элемента И и с первым упра вляю1цим выходом микропроцессора, выходы триггера прерывания триггера захвата и триггера готовности соединены соответственно с третьим, четверть и пятым управляющими входами микропроцессора, вторые входы третьего и четвертого элементов И соединены соответственно с вторьам и третьим управлякяцими/выходами микропроцессора, второй вход

1-го элемента И группы соединен соответственно с 1-м управляющим выходом группы микропроцессора, второй вход первого элемента И соединен с входом начальной установки микроЭВМ, ( п+1)-й вход третьего элемента ИЛИ соединен с выходом одновибратора, выход 1-го элемента И груп- Ю пы соединен соответственно с управляющим входом 1-гго блока сопряжения с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с вхо- 15 ом чтения блока памяти и с входом записи блока памяти, информационный вход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения с внешними уст- 2Q ройствами, информационный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения, введены блок сравнения и счетчик адреса, причем информаци- онный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом . блока сравнения, второй информационный вход которого соединен с адресными входами блока памяти и блоков 30 сопряжения с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соеинен с выходом второго элемента И, вход сброса счетчика адреса соеди- 35 нен с выходом первого элемента И, вход записи счетчика адреса соединен с входом одновибратора и с выхоом блока сравнения, стробирующий вход которого соединен с выходом 40

четвертого элемента И.

Кроме того, микропроцессор содержит регистр первого операнда,регистр второго операнда, флаговый регистр, регистр команд, первый и второй ком- 45 мутаторы, дешифратор, арифметикологическое устройство, регистровое запоминающее устройство и блок микропрограммного управления, первый управляющий выход которого соединен 50 с входами записи регистра первого операнда и регистра второго операнда, выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым ин- ее формационными входами арифметикологического устройства, вход кода операции которого соединен с вторым управляющим выходом блока микропроrpciMMHoro управления и с входом записи флагового регистра, выход.кото- рого соединен с входом переноса арифметико-логического блока, выход neper носа которого соединен с первым ин)ормационным входом первого коммутатора , второй информационный вход ко- 65

торого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход ;зторого коммутатора соединен с первым выходом первого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора, второй ИНФОРМАЦИОННЫЙ вход второго коммутатора соединен с первым информационным выходом регистрового запоминающего устройства, второй информационный выход которого является адресным выходом микропроцессора, вход записи регистра команд, управляющие входы первого и второго коммутаторов и первый вход чтения-записи регистрового запоминающего устройства подключены к третьему управляющему выходу блока микропрограммного управления, вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управляющих входов регистрового запоминающего устройства, второй выход первого коммутатора является информационным выходом микропроцессора, третий информационный вход первого коммутатора является информационным входом микропроцессора, первый, второй, третий, четвертый и пятый управляющие входы блока микропрограммного управления являются соответственно первым, вторым, третьим, четвертым и пятым управляющими входами микропроцессора, четвертый, пятый и шестой управляющие выходы блока микропрограммного управления являются соответственно первым, вторым и третьим управляющими выходами микропроцессора, группа управляющих выходов блока микропрограммного управления является группой управляющих выходов микропроцессора.

Кроме- того, блок микропрограммного управления содержит счетчик, блок памяти микрокоманд, три дешифратора два элемента ИЛК и три элемента И, причем первый вход первого элемента ИЛИ соединен с первым управляющим входом блока и с первым, управляющим выходом блока, второй вход первого элемента ИЛИ соединен с выходом первого дешифратора, второй выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пятым и четвертым управляющими входами блока, третий выход дешифратора соединен с первЕлм входом третьего элемента И, второй вход которого соединен с третьим управляющим входом блока, выход первого элемента И соединен с входом младшего разряда

адреса блока памяти микрокоманд, выход второго элемента И соединен с третьим управляющим выходом блока и с первым входом второго элемента ИЛИ второй вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен с вторым управляющим входом блока, информационный выход счетчика соединен с входом младшей части адреса блока памяти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, первый выход которого соединен с входом первого дешифратора, второй выход блока памяти микрокоманд соединен с входом второго дешифратора, первый, второй и третий выходы которого соединены соответственно с четвертым, пятым и шестым управляющими выходами блока, группа выходов второго дешифратора является группой управляющих выходов блока, третий выход блока памяти макрокоманд соединен с входом третьего дешифратора, выход которого соединен с вторым управляющим выходом блока.

На фиг. 1 представлена схема предлагаемой микро-ЭВМ; на фиг. 2схема микропроцессора; на фиг. 3 схема блока управления; на фиг. 4 схема блока сопряжения с внешними устройствами; на фиг. 5 - схема блока сравнения; на фиг. б - схема арифметико-логического устройства; на фиг. 7 - схема блока микропрограммного управления; на фиг. 8 временная диаграмма работы микроЭВМ.

Микро-ЭВМ содержит микропроцессор 1, блок 2 памяти, блок 3 управления, группу блоков 4 сопряжения с внешними устройствами, счетчик 5 адреса, блок б сравнения и вход 7 начальной установки.

Микропроцессор 1 (фиг, 2) содержит регистр 8 первого операнда, регистр 9 второго операнда, флаговый регистр 10, регистр 11 команд, коммутаторы 12 и 13, дешифратор 14, блок 15 микропрограммного управления, регистровое запоминающее устройство 16, содержащее группу регистров 17 общего назначения, регистр 18 указателя стека, счетчик 19 и регистр 20 адреса. Кроме того, микропроцессор содержит арифметикологическое устройство 21.

. Блок 3 управления (фиг. 3) содержит генератор 22 импульсов, триггер 23 прерывания, триггер 24 захвата и триггер 25 готовности, элементы ИЛИ 26, 27 и 28, элементы И 29-34 и одновибратор 35.

Блок 4 сопряжения с внешними стройствами (Фиг. 4) содержит деифратор 36, коммутатор 37, входные 38 и выходные 39 формирователи управяющих сигналов. .

Блок б сравнения (фиг. 5) содержит группу элементов И 40 и элемент И 41.

Арифметико-логическое устройство 21 (фиг. о) содержит сумматор 42, блок 43 элементов И, блок 44 элементов ИЛИ, блок 45 элементов НЕ, блок 46 элементов НЕ, дешифратор 47 one- раций, блоки 48-52 элементов И и блок элементов ИЛИ 53.

Блок 15 микропрограммного управления (фиг. 7) содержит счетчик 54, блок 55 памяти микрокоманд, дешифраторы 56, 57 и 58, элементы И 59,60 и 61 и элементы ИЛИ 62 и 63.

На временной диаграмме работы микро-ЭВМ показаны тактовые импульсы 64 на выходе генератора 22, сигнал 65 адреса на адресном выходе микропроцессора 1, сигнал 66 на выходе счетчика 5 адреса, сигнал

67на выходе элемента И 33, сигнал

68на выходе блока 6 сравнения, сигнал 69 готовности на выходе триггера 25, сигнал 70 чтения памяти на выходах элементов И 29-32.

Микро-ЭВМ работает следующим образом.

Для приведения микро-ЭВМ в исходное состояние на вход элемента И 34 поступает единичный сигнал, в результате чего на выходах блока 3 управления вырабатываются сигналы начальной установки. По этим сигналам устанавливается в ноль счетчик 5 адреса, регистр 11 команд, регистр 20 адреса и счетчик 54.

По мере выработки импульсов 64 синхронизации генератором 22 в микроЭВМ выполняются действия в соответствии с программой (набОЕ5ом команд) , хранимой в блоке 2 памяти. Каждая команда выполняется в течение нескольких циклов операций (на фиг. 10 циклы операций обозначены римскими цифрами). В свою очередь, каждый цикл операции выполняется в течение нескольких тактов (на фиг. 8 все циклы операций состоят из пяти тактов) .

В первом цикле операции выполне ния каждой команды микропроцессор 1 производит считывание самой команды из блока 2 памяти. При этом в первом такте каждого цикла операции микропроцессор 1 выставляет на адресный выход адрес 65 необходимой ячейки блока 2 памяти. В начале каждого цикла операции микропроцессор 1 вырабатывает на управляющем выходе сигнал, указывающий на начало цикла перации. Этот сигнал на элементе 33 в блоке 3 управления стробируется импульсом с выхода генератора 22, в результате чего вырабатывается сигнал 67. Во втором такте каждо го цикла операции микропроцессор 1 производит проверку значений сигналов готовности, захвата и прерывания, поступающих с соответствующих триггеров 23-25 на управляющий вход микропроцессора 1. Если значения этих сигналов не активны, микропроцессор переходит к выполнению треть его такта цикла операции. В третьем такте первого цикла операции микропроцессор -1 вырабатывает на управляющем выходе сигнал, указывающий на то, что из блока 2 памяти производится чтение команды. Блок 3 упра ления вырабатывает сигнал 70. Коман ду, считываемую из блока 2 памяти, микропроцессор 1 принимает в регист 11.команд. По заднему фронту сигнал 70 к счетчику 5 адреса прибавляется единица (позиция 66), в результате чего заранее подготавливается адрес следующей команды или необходимой информации. В зависимости от принятой команды микропроцессор 1 в четвертом и пятом тактах цикла операции производит внутренние действия (различные пересылки, арифметикологические операции и др.). Арифметико-логические операции микропроцессор 1 выполняет над двумя операн дами, находящимися в регистрах 8 и 9. В зависимости от заданной операции на одном из выходов дешифрато ра 47.вырабатывается единичный сигнал. По этому сигналу открыва.ется одна из rpyrtn блокирующих элементов И 48-52, и результат соответствующе операции передается на выход арифме тико-логи-ческого устройства 21. Результат операции пересылается в регистр 8 или в один из регистров регистрового запоминанвдего устройства 16. Управление этими манипуляциями осуществля1,т блок 15 микропрограммного управления. в зависимости от принятой команд из блока 55 памяти выбирается соответствующий управляющий код. По мере пересчета счетчика 54 из блока 5 памяти последовательно выбираются управляющие коды, в результате чего на выходах дешифраторов 56, 57 и 58 вырабатываются управляюише сигналы, при помощи которых выполняется принятая команда. Во втором цикле 0л(фиг. 8) опера ции принятой команды производится считывание вспомогательной информации из блока 2 памяти. При этом в первом такте микропроцессор 1 выста ляет адрес необходимой информации н адресный выход. При естественном по рядке следования адресов микропроцессор 1 вычисляет адрес следующей Команды (информации) путем прибавле ния единицы к текущему адресу. При совпадении адресов на выходе счетчика 5 и адресном выходе микропроцессора 1 необходимая информация в блоке 2 памяти оказывается заранее выбранной. В третьем такте по сигналу 70 считывается из блока 2 памяти в микропроцессор 1 соответствующая информация, а к содержимому счетчика 5 прибавляется единица. В четвертом и пятом .тактах цикла О операции -выполняются внутренние действия микропроцессора 1. На этом завершается выполнение текущей команды. В первом цикле Tj операции вьтолнения следующей команды производится считывание микропроцессором 1 команды из блока 2 памяти. В первом такте цикла 12 операции микропроцессор 1 выставляет адрес следующей команды на адресный выход. Например, этот адрес формировался с нарушением естественного порядка (условный или безусловный переход). Тогда адрес- на выходе счетчика 5 адреса не совпадает с адресом на выходе микропроцессора 1. На выходе блока 6 сравнения вырабатывается сигнал 68. По этому сигналу адрес с выхода микропроцесрора 1 заносится в счетчик 5 адреса, а одновибратор 35 запускается. Сигналом с выхода одновибратора 35 устанавливается в единицу триггер 25 готовности, в результате чего вырабатывается сигнал 69. Во втором такте при проверке микропроцессором 1 значения сигнала 69 готовнос ти на выходе дешифратора 56 вырабатывается единичный сигнал, открывающий элемент И 59. Так как сигнал 69 имеет активное единичное значение, срабатывает элемент И 59, в результате чего блокируется работа счетчика 54. Поэтому в третьем такте цикла tz операции при выдаче сигнала 70 работа микропроцессора 1 пр1иостанавливается на время, необходимое для перевыбора информации из блока 2 памяти по вновь занесенному в счетчик 5 адресу. Время приостановки определяется времязадающими характеристиками одновибратора 35. После отработки одновибратором 35 интервала приостановки снимается сигнал 69, после чего микропроцессор 1 возобновляет свою работу. Из блока 2 памйти считывается необходимая команда. По заднему фронту сигнала 70 к содержимому счетчика 5 адреса прибавляется единица, и в дальнейшем работа микро-ЭВМ производится аналогичным образом. В процессе работы микро-ЭВМ микропроцессор 1 может обращаться к внешним устройствам. При этом по адресу с выхода счетчика 5 выбирается один из блоков 4 сопряжения с внешними устройствами. В блоке 4 сопряжения с внешними устройствами срабатывает дешифратор 36 и подключает соответствующее внешнее устройство. По сигналам обращения с соответствующего выхода блока 3 управления управляется коммутатор 37,в результате чего необходимая информация передается либо во внешнее устройство с информационного выхода микропроцессора 1,либо,наоборот,из внешнегр устройства в микропроцессор 1.

В свою очередь, внешние устройства могут выдавать запросы на обслуживание. Соответствующий блок 4 сопряжения с внешними устройствами устанавливает на сигнальном выходе запрос на обслуживание. В зависимости от вида обслуживания это может быть запрос на прерывание, запрос на захват (при прямом доступе к блоку памяти) или запрос на приостановку (снятие готовности). По сигналу запроса в блоке 3 управления устанавливается в единицу одна из триггеров 23, 24 и 25. По едннкчному сигналу с выхода соответствующего триггера микропроцессор 1 либо переходит на подпрограмму обработки прерывания, либо приостанавливает свою работу (при снятии готовности).

В режиме захвата одновременно с приостановкой блокируются выходы микропроцессора 1 и счетчика 5 адреса, чем обеспечивается доступ внешнего устройства к блоку 2 памяти. Таким образом, в предложенной микро-ЭВМ при обращении микропроцессора к блоку памяти в случае естественного порядка следования адресов приостановка микро-ЭВМ не производится.

В результате этого, длительность цикла выполнения команды в данной микро-ЭВМ сокращается, что приводит к более высокому быстродействию по сравнению известной микро-ЭВМ.

1. МИКРО-ЭВМ, содержащая блок памяти, группу п блоков сопряжения с внешними устройствами, микропроцессор и блок управления, содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, тригтГер готовности, четыре элемента И, генератор импульсов, одновибратор и группу п элементов И, i-e ( i 1,2,3,..., n) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом i-ro блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом установки в единицу триггера прерывания, с информационным входом триггера захвата и с информационным входом триггера готовности,входы сброса которых соединены с выходом первого элемента И и с первым управляющим входом микропроцессора,первый вход первого элемента И соединен с первыми входами второго,третьего и четвертого элементов И и .элементов И .группы,с вторым управляю1цим входом i ьшкропроцессора, с выходом генератора импульсов и.с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соединен с вторым входом второго элемента И и с первым управлякадим выходом микропроцессора, выходы триггера прерывания, триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и пятым управляющими входами микропроцессора, вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими выходами микропроцессора, второй вход 1-го элемента И группы соединен соответственно с в i -м управлякяцим выходом группы микропроцессора, второй вход первого элемента И соединен со входом начальной установки микро-ЭВМ, (п +1)-и вход третьего элемента ИЛИ соединен с выходом одновибратора, вы-s jV ход i-ro элемента И группы соединен. соответственно с управляющим входом i-ro блока сопряжения с внешними .устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и со входом записи блока памяти, информационный вход микропро цессора соединен с информгщионными входами блока памяти и блоков сопряжения с внешними устройствами, ий-, Формационный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения, отличающаяся тем, что, с целью повышения быстродействия, она дополнительно содержит блок сравнения и счетчик адреса, причем информационный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом блока сравнения, второй информационный вход которого соединен с адресными входами блока памяти и

а

1J

Ж1

JfJ

Г7 t

риг 1

I

t

/ffl

/7

1

фие.2

77

Ж

Ж

7

04

Фие.Ъ

1:1

й-г

t/e 5

I с

I НИИ 111 I

Фиг. б

и

w к.

57 6«

и

70