Устройство для последовательного программного управления Советский патент 1984 года по МПК G05B19/18 

элементов И первой и второй групп, вторые входы первой группы элементов И через инвертор и вторые входы второй группы элементов И непосредственно подключены к выходу коммутатора знака коррекции, выходы -элементов И являются выходами блока, входы которого подключены к адресным входам коммутаторов по числу разрядов первого регистра.

1. УСТРОЙСТВО 7ЩЯ ПОСЛЕДОВАТЕЛЬНОГО ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее генератор тактовых импульсов, выход которого соединен .с первым входом вычислительного блока, первый счетчик команд через блок памяти соединен с первыми входами первого и второго регистров, подключенных .втopы и входами к выходу блока начальной установки, выходы второго регистра подключены к первым входам вычислительного блока, выходы первого регистра соединены с адресными входами входных и выходных преобразователей, выходы входных преобразователей подключены к второму входу вычислительного блока информационные выходы которого соединены с информационными входами выходных преобразователей, отличающеег с я тем, что, с целью упрощения устройства, в него введены блок задержек, элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первьй RS-триггер, третий счетчик импульсов, блок срав нения кодов и второй RS-триггер, прямой выход которого соединен с управляющим входом второго счетчика импульсов, подключенного выходом к .R-входам первого и второго RS-триггеров, а входами предварительной уста новки - к первым выходам блока задер 3keK, вторые выходы которого соединены с входами предварительной установки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов и с первым входом элемента И, второй вход которого подключен к инверсному выходу первого RS-триггера, а выход - к информационному входу первого т счетчика импульсов, установочный вход которого соединен с выходом блока начальной установки, вторые входы блока сравнения кодов подключены к выходам первого регистра, S-вход перрого RS-триггера через дешифратор соединен с адресньми выходами второю го регистра и с входами блока задер 3 жек,- входы обнуления второго и треQD тьего счетчиков импульсов соединень с вькодом блока начальной установю СХ) ки., 2. Устройство по П.1, о т л ич.ающееся тем, что блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу разрядов первого регистра, коммутатор . знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разрядов подключены к первым входам

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для управения металлорежущим станком.

Известно устройство для последовательного программного управления, содержащее последовательно соединенные генератор тактовых импульсов, счетчик команд, запоминающий блок, регистр команд и блок задания команд Выход блока задания команд подключен к второму входу счетчика команд. Второй вход блока задания соединен с выходом логического операционного блока и с первым входом выходного блока согласования и нормирования сигнала. Второй вход зтого блока через выходной коммутатор соединён с вторым выходом регистра команд и с первым входом входного коммутатора Второй вход этого коммутатора подключен к выходу входного блока согласования и нормирования сигнаов. Третий выход регистра команд одключен кпервому входу логичесого операционного блока. Повышение быстродействия устройства достигается за счет введения блока свертки информации, первый вход которого подключен к выходу входного коммутатора, выход - к второму входу логического операционного блока, fL второй и третий входы - к четвертому и пятому выходам ре истра команд, а также за счет того, что блок свертки информации выполнен на логических элементах ИЛИ ИСКЛЮЧАЩЕЕ, ИЛИ и И l.

Недостатком этого устройства является узкая область применения; не позволяет формировать корректируемые временные команды (задержки),

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее в одные

и выходные преобразователи информации, связанные с вычислительным блоком, генератор тактовых импульсов, выход которого подключен к входу вы5 числительного блока и к входу счетчика команд, кодовые выходы которого подключены к входам блока памятиj выходы последнего соединены с вычислительным блоком. В процессе боты устройства с помощью вычислительного блока из блока памяти последовательно считываются и обрабатываются команды программы 2 . Однако последовательность обработки

5 команды, поступающей с входных и выходных преобразователей, обусловлена алгоритмом управления и в случае формирования программируемых временных команд (задержек) требует услож20 нения вычислительного блока и блока памяти. Так как при наладке станка возникает необходимость оперативногс изменения параметров временных команд, то это приводит к увеличению

5 времени предварительяой наладки и переналадки станка в процессе эксплуата ции.

Цель изобретения - упрощение устройства за счет сокращения объема памяти при использовании временных команд (задержек), параметры которых необходимо ckoppeKTHposaTb во время наладки станка.

Поставленная цель достигается

тем, что в устройство для последовательного программного управления, содержащее генератор тактовых импульсов, выход которого соединен с первым входом вычислительного блока,

первый счетчик импульсов через

блок памяти соединен с первыми входами первого и второго регистров, подключенных вторыми входами к выходу блока начальной установки,

выходы второго регистра подключены к первым входам вычислительного блок выходы первого регистра соединены с адресными входами входных и выходных преобразователей, выходы входных преобразователей подключены к втором входу вычислительного блока, информа ционные выходы которого соединены с информационными входами выходных преобразователей, введены блок задержек, элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первый RSтриггер, третий счетчик импульсов, блок сравнения кодов и второй RS.триггер, прямой выход которого соединен с управляюнщм входом второго счетчика импульсоп, подключенного выходом к R-входам первого и второго RS-триггеров, а входами предварительной установки к первым выходам блока задержек, вторые выходы которо го соединены с входами предварительной устано€зки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов, и с первым входом элеме}1та И, второй вход которого подключен к инверсному выходу первого RS-триггера, а выход - к информационному входу первог счетчика импульсов, установочный вход которого соединен с выходом бло ка начальной установки, вторые входы блока сравнения кодов подключены к выходам первого регистра, S-вход первого RS-триггера через дешифратор соединен с адресными выходами второг регистра и г входами блока задержек входы обнуления второго и третьего счетчиков,импульсов соединены с выходами блока начальной установки. Блок задержек содержит программны переключатели по числу корректируемы задержек, коммутаторы по числу разрядов первого регистра, коммутатор знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разрядов подключены к первым входам элементов И первого и второй групп, вторые входы первой группы элементов И через инвертор и вторые входы второй группы элементов И непосредственно подключены к выходу коммутатора знака коррекции, выходы элементов 284 И являются выходами блока, входы которого подключеЮ) к адресным входам коммутаторов по числу разрядов первого регистра. Блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу разрядов первого регистра, коммутатор знака коррекции, две группы схем И, причем количество элементов И в каждой группе определено количеством коммутаторов, а также инверторов. Адресные входы коккгутаторов, соединенные параллельно в соответствии с номером разрядов, образуют входы блока, информационные входы коммутаторов соединены с выходами программных переклК1чателей. Выходы коммутаторов соединены с первыми входами всех элементов И. Вторые входы первой группы элементов И через инвертор подключены к выходу коммутатора знака коррекции. Вторые входы, второй группы элементов И непосредственно подключены к выходу этого коммутатора. Входы элементов И образуют выходы блока. Коммутатор знака коррекции по своему выполнению конструктивно не отличается от всех остальных коммутаторов. Включение п устройство блока задержек, двух триггеров, элементов И, блока сравнения, дешифратора и двух счетчиков позволяет уменьшить объем блока памяти, необходимый для программирования величин задержек. На фиг.1 приведена структурная схема устройства; на фиг.2 - схема блока задержек, на фиг.З - принципиальная схема вычислительного блока; на фиг.4 - принципиальная схема депшфpaTopaJ на фиг.З - принципиальная схема начальной установки. Устройство содержит генератор тактовЕЛх импульсов 1, элемент И 2 и вычислительный блок 3. Выход элемента И 2 соединен со счетным входом первого счетчика 4, который является счетчиком команд, кодовые выходы счетчика, команд 4 соединены с входами адреса блока 5 памяти, информационные выходы которого соединены с вхо- дами первого регистра 6 и второго 7, а также дешифратор 8, блок 9 задержек, первый RS-триггер 10, счетчик импульсов 11, второй RSтриггер 12, третий счетчик 13 импульсов, блок сравнения 14, ну.одные преобразователи 15, выходные преобра зователи 16, объект управления 17. Первый регистр 6 предназначен для запоминания кода адреса входа или выхода соответствующего данному шагу программы, второй регистр 7 предназначен дЛя запоминания кода операции, которую нужно выполнить на данном шаге программы. Дешифратор 8 предназначен для выявления кода операции с вьщержкой времени и поэтому только один выход Счетчик 11 импульсов представляет собой двоичный счетчик с предварительйойустановкой начального состояния и установкой в О и осуществляе счет на вычитание. Его разрядность определяется величиной необходимой коррекции величины вьщержки времени в сторону ее увеличения. Счетчик импульсов 13 представляет собой двоичный счетчик, имеющий вход обнуления, а также входы предва рительной установки начального состояния, соединенные с первыми выхо дами блока 9 задержек. Информационные выходы входных „преобразователей 15 соединены с тре тьим информационным входом вычислительного блока 3, первый выход которого подключен к управляющему входу а второй выход - к информационному входу выходных преобразователей 16. Блок задержек 9 (фиг.2) содержит программные переключатели 18 по числу разрядов регистра 6, выход которых соединен с информационными входами соответствующих коммутаторов 19 и коммутатора знака коррекции 20, адресные входы которых соединены с выходами соответствующих разрядов регистра 7. Выход коммутатора 20 сое динен через инвертор 21 с вторыгда входами элементов И 22 и непосредственно с вторыми входами элементов И 23, выходы которых соединены с входами предварительной установки счетчика 11, выходы элементов И 22 соединены с входами предварительной установки счетчика 13 Первые входы элементов И 22 и 23 соединены с выходами коммутаторов 19. На фиг.З представлена принципиаль ная схема вычислительного блока 3 состоящего из элемента 24 постоянной памяти и регистра 25, вход синхронизации которого образует первый вход блока 3. Адресный вход А д., элемента 24 постоянной памяти образует третий вход вычислительного блока 3, который соедлнен с выходом преобразователя 15. Адресные входы элемента 24 постоянной памяти А(,- А, образуют вторые входы блока 3, причем число этих входов равно числу, где f количество разрядов регистра 7. Адресный вход элемента 24 соединен с выходом регистра 25. Кроме того, выход регистра 25 образует второй, или информационный, выход блока 3. Информационный вход регкстра 25 соединен с первым выходом элеиента 24 постоянной памяти. Второй выход элемента 24 образует первый, или управляющий выход блока 3. Элемент 24 постоянной памяти предназначен для хранения всех возможных результатов логических операций, выполняемьк блоком 3, и имеет объем памяти 2 слов по два разряда в каждом. Если число N+2 не превосходит, десяти, элемент 24 может быть выполнен на одной микросхеме К573РФ1. Регистр 25 предназначен для хранения результата очередной логической операции и имеет для данного примера реализации только один разряд. Регистр 25 может быть вьтолнен на одном триггере -R -типа из микросхемы К155ТМ2. На фиг.4 представлена принципиальная схема дешифратора 8. Дешифратор 8 включает в себя многовходовой элемент И-НЕ 26, выход которого соединен с входом элемента НЕ 27, S входом триггера 28 к первым входом элемента И-НЕ 29. Выход элементаНЕ 27 соединен с R-входом триггера 28, пря-мой выход которого соединен с вторым входом элемента И-НЕ 29, Входы элемента И-НЕ 26 образуют входы дешифратора 8 и соединены с выходами регистра 7 и с входами блока 9. Число входов элемента И-НЕ 26 равно числу разрядов регистра 7. Вькод элемента Й-НЕ 29 образует выход дешифратора 8, которьй соединен с S-входом триггера 10. Элементы 26,27,29, а также триггер 23 могут быть реализованы на соответствующих элементах серии микросхем К 155. Входы обнуления счетчиков импуль сов 4,11,13 и регистров 6 и 7 соед нены между собой и подключены к выходу блока начальной установки 30. В блок начальной установки 30 входи RC-цепь, состоящая из оезистора 31 и конденсатора 32 (фиг.5). Блок начальной установки 30 слутшт для фор мирования импульса сброса в нулевое состояние счетчиков импульсов 4,11, 13 и регистров 6,7 в первый момент времени после включения питания уст ройства . Разрядность регистра 6, блока сравнения 14, счетчика 13, счетчика 11, а также количество элементов И 22, элементов И 3 и количество коммутаторов 19 определяются в конечном итоге числом входов-выходов всего устройства. Разрядность регистра 7 определяется количеством команд, необходимых для работы вычислительного блока 3, и числом корректируемых задержек. Количество информационных разрядов блока 5 памяти определяется как сумма разрядов регистров 6,7. Программирование операций с выдержкой времени осуществляется при помощи двух командных слов: пер вое слово - обычное, состоящее из кода операции с признаком вьщержки времени и адреса входа, воздействие которого необходимо задержать; второе слово состоит из номера задержк определяемого количеством разрядов регистра 7, и величины выдержки вре мени срабатывания, определяемой количеством разрядов регистра 6. Устройство работает следук1пр1м образом. В первый момент времеди после вк чения питания устройства с выхода блока начальной установки 30 поступает короткий импульс, который уста навливает в ноль счетчики 4,11,13 и регистры 6 и 7. В результате на первых и вторых входах блока сравнения 14 устанавливают одинаковые нулевые коды. Си налы с выхода блока сравнения 14 устанавливают триггер 12 в единичное состояние, что приводит к снятию запрета на счет счетчику импул сов 1И. Так как счетчик 11 предварительно установлен в нулевое состояние и является счетчиком на вычитание, то по первому же импульсу С генератора 1 тактовых импульсов, поступающих на счетный вход счетчика 11, происходит его переполнение. В результате на его выходе переполнения появляется сигнал, который устанавливает в О триггеры 10 и 12. Нулевое состояние ftc-триггера 10 разрешает прохождение -тактовых импульсов с генератора 1 через элемент И 2 на счетный вход счетчика 4. Нулевое состояние триггера 12 снова запрещает счет счетчику 11, переводя его в режим предварительной установки. После этого устройство гртово к работе. Длительность импульса с выхода, блока начальной установки 30 задается элементами RC31,32 и выбирается таким образом, чтобы его окончание произошло позже того момента, когда сработает триггер 12. С выхода генератора 1 тактовых импульсов импульсы постоянной частоты поступают на тактовый вход вычислительного блока 3, на счетные входы счетчиков импульсов 11 и 13 и через элемент И 2 на счетный вход счетчика 4 команд. Счетчик 4 команд состоянием своих разрядов определяет адрес очередного командного слова находящегося в блоке 5 памяти. Командное слово состоит из двух полей: поля адреса, разряды которого записываются в регистр 6, и поле кода операции, разряды которого записываются в регистр 7. Устройство может работать в двух режимах: вьшолнение операции без вьщержки времени и вьтолнение операции с вьадержкой времени. В первом режиме RC-триггеры 10 и 12 находятся в нулевом состоянии. Сигнал с инверсного выхода триггера 10 разрешает прохождение I счетных импульсов через элемент И 2 на счетный вход счетчика 4 команд. Код операции с регистра .7, поступая на второй вход вычислительного блока 3, определяет вид опера1ЩИ над входными данными, поступающими с входных преобразователей 15 на третий вход вычислительного блока 3. Р езультат операции с информационного выхода блока 3 выдается по адресу, определяемому состоянием регистра 6, на информационный вход выходных преобразователей 16. Сигналы с прямых выходов РС-триггеров 10 И 12 удерживают соответственно счетчики 13 и 11 в режиме предварительной установки, запрещая им счет. Во втором режиме работы устройст ва при наличии в коде операции, находящемся в регистре 7, признака зажержки через дешифратор 8 происходит установка триггера 10 в единичное состояние. Тем самым запрещается прохождение тактовых импульсов с генератора 1 через элемент И на счетный вход счетчика 4 команд. Счетчик 4 команд останавливается, фиксируя в регистрах 6 и 7 следующе командное слово, в котором программируется номер и величина вьщержки времени. Одновременно с этим управл щий сигнал с прямого выхода триггер to переводит счетчик импульсов 13 из режима предварительной устано ки в режим счета. На программньпс переключателях 18,число которых определяется количеством корректируемых задержек, задается знак и величина необходимо коррекции. Сигналы с переключателей 18 поразрядно подаются на информационные входы коммутаторов 19 велич ны коррекш и временной задержки и информационный вход коммутатора 20 знака этой коррекции. Адресные вход коммутаторов 19 и 20 соединены с вы ходами соответствуюгцих разрядов регистра 7, которые определяют номер выбранной задержки, коммутируя величину ее коррекции на первые входы элементов И 22 И 23. Выходы элементов И 22 соединены поразрядно с входами предварительно установки счетчика 13. Это позволяет задавать начальное состояние счетчика 13 и тем самым корректировать величину необходимой задержки в сторону уменьшения. Код с выхода счетчика 13 поразрядно поступает на вторые входы блока сравнения 14, на первые входы кото рого поразрядно поступает двоичный код заданной по программе величины задержки из регистра 6, В момент совпадения кодов по сигналу с выхода блока сравнения 14 триггер 12 устанавливается в единичное сос тояние, в результате на управляющий вход счетчика 11 поступает разрешение на счет. Исходное состояние 2810 счетчика 11 определяется кодом, выставленным на выходах элемента И 23. Это позволяет реализовать коррекцию величины выдержки времени в сторону увеличения за счет дополнительного времени, необходимого для уменьшения содержимого счетчика импульсов 11 от исходного состояния до нуля, т.е. до выработки на выходе счетчика импульсов 11 сигнала переполнения по нулевому состоянию. Импульс переполнения счетчика импульсов 11 устанавливает триггер 10 и 12 снова в нулевое состояние, разрешая счет счетчику 4 команд и определяя тем самым момент окончания вьщержки времени. Если дальше в программе запрограммирована команда выдачи сигнала управления на соответствующий выход, что обычно имеет место, то эта выдача происходит только через время, величина которого задана в предьщущем командном слове и скорректирована в сторону уменьшения или увеличения в зависимости от положения програм мных переключателей 18. Вычислительный блок 3 работает следующим образом. Адрес ячейки памяти элемента 24 постоянной памяти образован разрядами регистра 7, в котором хранится код очередной логической операции, а также состоянием входа устройства, поступающего с выхода преобразователя 15, адресуемого при ;помощн регистра 6. Результат предыдущей логической операции, хранящийся в регистре 25 и поступающий на (Н+2)-й адресный вход элемента 24, также участвует в адресации результата следукнцей логической операции. Таким образом, информация, записанная в ячейках памяти элемента 24, зависит от результата предьщущей операции, состояния соответствующего входа устройства и вида логической операции, которую нужно выполнить над этими двумя операндами. Эта информация и является результатом очередной логической операции. Этот результат при помощи тактового импульса, поступающего с выхода генератора 1, записьшается в регистр 25 и поступая на ()-й адресный вход элемента 24, участвует в формировании адреса результата следующей, новой операции, также записанного в элементе 24, Очередное командное слово, выбранное счетчиком 4 команд из блока 5памяти и состоящее из двух частей, своей операционной частью, записанной в регистре 7, определяет вид очередной логической операции, вьтол няемой блоком 3, т.е. состояние адресных входов от А до А элемента 24 постоянной памяти. Адресная часть командного слова из блока 5 переписывается в регистр 6, который определяет, с какого ,входа устройства поступает информаци на (N+1)-й адресный вход элемента 24 На (М+2)-м адресном входе элемента 24 в этот момент присутствует резуль тат предьщущей операции с выхода регистра 25. Сформированный таким обра зом адрес из N+2 разрядов определяе адрес ячейки памяти элемента 24, где хранится результат заданной логической операции. Результат очередной операции храшiтcя в регистре 25. Если следующая операция не является командой вывода результата, то на втором выходе элемента 24 постоянной памяти отсутству ет управляющий сигнал, а содержимое регистра 25 участвует в формировании адреса результата следующей операции Если очередная, выбранная из блока 5, команда является командой вывода результата, на втором выходе элемента 24 появляется управляющий сигнал, поступающий на управляющий вход выходного преобразователя 16. Этот сигнал разрешает вьщачу результата из регистра 25 через преобразователь 16 на соответствующий выход устройства. Адрес этого выхода задается в адресной части того же командного слова, в операционной части которого записан код операции вывода. Этот адрес с выходов регистра 6поступает на адресные входы выходного преобразователя 16 и определяет номер выхода устройства, на который нужно вывести сигнал включения или выключения соответствуклцего исполнительного элемента объекта управления 17. Дешифратор 8 работает следующим образом. В первом слове команды вьздержки времени содержится код этой команды (в данном примере все единицы). Этот код с выходов регистра 7 поступает на входы элемента И-НЕ 26. На выходе элемента 26 в этом случае будет О поступающий на первБш вход элемента И-НЕ 29 и блокирующий тем самым прохождение сигнала на выход дешифратора 8. Одновременно с этим О поступающий с выхода элемента 26, идет на 5-вход триггера 28, устанавливая триггер 28 в единичное состояние. Таким образом, после приема первого слова, содержащего код команды с выдержкой времени, на выходе дешифратора 8 не вьфабатьгеается сигнал для установки триггера 10. После приема второго слова команды вьщержки времени в регистре 7 содержится номер задержки. Код номера задержки отличается от признака команды с выдержкой времени (достаточно, чтобы хотя бы один из разрядов регистра 7 стал нулевым). В этом (случае на выходе элемента 26 устанавливается 1, которая разрещает прохождение сигнала на выход элемента И-НЕ 29. Этот сигнал устанавливает триггер 10 в единичное состояние, запрещая тем самым прохождение тактовых импульсов с генератора 1 через элемент И 2 на вход счетчика 4. Одновременно с этим 1 с выхода элемента И-НЕ 26 поступает через элемент НЕ 27 на R-вход триггера 28. Триггер 28 устанавливается в нулевое состояние, которое опять запрещает прохождение сигналов через элемент И-НЕ 29 на вход триггера 10 и устанавливает дешифратор 8 в исходное сое- тояние, подготовив его для приема нового признака команды с выдержкой времени. Введение в устройство относительно простого блока задержек, двух триггеров, элементов И, блока сравнения, дешифратора и двух счетчиков позволяет сократить объем блока памяти, необходимого для программирования команд с вьздержкой времени и расширяет функциональные возможности, позволяя проводить оперативную корректировку величин выдержек времени при отладке, эксплуатации и ремонте станков. По сравнению с базовым объектом (серийно применяемый релейный блок управления, например на станке 2А622Ф2-1) предлагаемое устрой131СТ8О упрощает автоматику станка и по выполняемым функциям заменяет станцию управления станком и блок согласования станка с системой УЧПУ, обеспечивает сокращение сроков отладки станков, так как для внесения изменений в алгоритм управления станком не требуется дополнительный мон1265 28J4 таж, повышение надежности и увеличение срока службы удобство обслуживания благодаря модульной конструкции, сокращение сроков монтажа и наладки станков у потребителя. Расчетный экономический эффект от внедрения предлагаемого изобретения на один станок составит 440 руб.

tPut.Z

От7

(Риг.З

OmJ

2S

num

KJO

29

2г