Устройство для цифровой фильтрации Советский патент 1986 года по МПК H03H17/04 G06F17/17 

Изобретение относится к вычислительной технике и -может быть использовано в системах цифровой обработки радиолокационных, сейсмических, гидроакустических и других сигиалов, Целью изобретения является расширение функциональных возможностей за счет выполнения многодиапазонной (октавной) фильтрации. На фиг.) показана блок-схема пред лагаемого устройства; на фиг.2 блок-схема блока модификации команд на фиг.З - блок-схема блока запоминания признаков и адресов; на фиг.4 блок-схема цифрового фильтра; на фиг.За,б - функциональная схема бло .ка управления; на фиг.6 - временная диаграмма работы устройства; на фиг,7 - блок-схема каскадного включения фильтров; на фиг.8 - импульсная характеристика цифрового фильтр и диаграмма считывания данных из бл ка памяти входных отсчетов; на фиг.9 - блок-схема алгоритма работы блока запоминания признаков и адресов и блока модификации команд; на фиг.10 - блок-схема алгоритма работы цифрового фильтра; на фиг.II - диаграмма закона формирования адресов чтения. Устройство для цифровой фильтрации содержит цифровой фильтр 1, вход 2 которого является информационным входом устройства, а выход 3 - инфор мационным вьпходом устройства; счетчик 4 адреса, элемент ИЛИ 5, вход 6 цифрового фильтра 1, вход 7,. блок 8 запоминания признаков и адресов, информационньй вход которого образуют разряды 9 - 12; блок 13 модификации команд, вход 14, выход 15 блока 13 модификации команд; выход блока 8, образованный разрядами 16 - 19; выход 20, вхйд 21 блока модификации команд, вход 22 цифрового фильтра 1 входы 23 - 25 блока 26 управления, вход 27 цифрового фильтра 1, вход 28, вход 29 элемента ИЛИ 5, управляю щие входы 30 - 32 блока 8, управляющие входы 33 - 39 блока 13 модификации команд, управляющие входы 4056 цифрового фильтра 1 и установочный вход 57 счетчика 4 адреса. .Блок модификации команд (фиг.2) содержит регистр 58, коммутатор 59, элемент ИЛИ 60, регистр 61, коммутатор 62 и счетчик (модификации) 63. 62 Блок В фиг.З содержит узел 64 памяти признаков и узел 65 памяти начальных адресов. Цифровой фильтр (фиг.4) содержит блок 66 памяти (входных отсчетов), блок 67 постоянной памяти (адресов), сумматор 68, умножитель 69, адресные счетчики 70 - 72, блок 73 постоянной памяти (коэффициентов), а:дресные регистры 74 и 75, адресный коммутатор 76, адресные регистры 77 84, адресный коммутатор 85, регистр 86, (информационный) регистр 87, регистр 88 (результата), (входной) коммутатор 89, регистр 90 (входного отсчета), блок 91 постоянной памяти. Блок управления (фиг.5а,б) содержит генератор 92 тактовых импульсов, счетчик 93, дешифратор 94, элементы . НЕ 95-101, элементы И-НЕ 102-111, элементы И 1I2-II9, элементы ИЛИ 120-125, триггеры 126-131, элемент И 132 элемент ИЛИ 133. Работа устройства рассматривается на примере шестнадпатиоктавного фильтра нижних частот, импульсная характеристика которого представлена на фиг.8. Выделение 16 поддиапазонов фильтруемого сигнала соответствует каскадному включению шестнадцати идентичных фильтров (фиг.7). Фильтры ФО,..., Ф15 в дальнейшем будут называться элементарными. В силу идентичности элементарные фильтры реализуются аппаратно на одном цифровом фильтре. При каскадном включении фильтров осуществляется прореживание данных вдвое, т.е. каждый элементарный фильтр формирует очередной результирующий отсчет только по получении двух входных. В силу этого каждый последующий элементарньш фильтр срабатывает вдвое реже предыдущего . Поэтому нужно сформировать такой закон назначения элементарных фильтров реализующему их аппаратному цифровому фильтру, при котором достигается равномерная загрузка оборудования арифметического устройства цифрового фильтра. В предлагаемом устройстве для этого каждый данный элементарный фильтр реализуется тогда и только тогда, когда приняты два очередных отсчета с выхода предьщущего элементарного фильтра. С этой целью в структуру устройства введен блок 8, одной из функций которого является хранение и модификация признаков готовности к исполнению всех шестнадцати элементарных фильтров. Признак каждого из элементарных фильтров является двухбитовым словом первый бит Полуготов вводится в единицу после приема первого входного отсчета от предьщущего элементарного фильтра, второй бит готов после приема второго входного отсчета. Таким образом, во время исполнения некоторого элементарного фильтра осуществляется просмотр содержимого блока 8 и после обнаружения первого в цепочке просмотра элементарного фильтра, Готов которого равен единице, запоминается его номер для того, чтобы в следующем цикле исполнял ся именно этот элементарный фильтр. При этом оба признака готовности его сбрасываются в ноль и производится модификация признаков готовности элементарного фильтра, непосредствен но следующего за готовым, поскольку ему передан результат исполнения обнаруженного готового к исполнению фильтра. Модификация признаков готовности нулевого элементарного фильтра производится всегда, когда приходит входной отсчет на вход устройства. Нулевой элементарный фильтр также производит прореживание данных т.е. формирует очередной выходной отсчет после получения двух входных. Равномерная загрузка оборудования цифрового фильтра достигается следующим образом. Пусть At - интервал времени между поступлением двух очередных входных отсчетов от аналогоцифрового преобразователя. Нулевой . элементарньй фильтр исполняется, сле довательно, через промежутки времени, равные 2ut. Выбирается время вычисления выходного отсчета любым из элементарных фильтров. Тогда за время 2it всякий раз исполняется нулевой элементарный фильтр и какой-либо из последующих. Какой именно элементарный фильтр должен исполняться в данном интервале времени 2ut, определяет содержимое блока памяти коман Цикл вычисления выходного отсчета цифровым фильтрам разбит на 17 тактов (диаграммы на фиг.6). Операции, связанные с работой блока 8, должны укладываться в эти 17 тактов. Признаки готовности элементарных фильтров хранятся в узле 64 памяти признаков. С целью сокращения времени обнаружения готового к исполнению элементарного фильтра организация узла 64 памяти признаков такова, что в слове (ячейке), считываемом при одном обращении, хранятся признаки двух соседних элементарных фильтров: 0-го и 1-го, 2-го и 3-го и т.д. Поэтому для полного просмотра цепочки из шестнадцати элементарных фильтров требуется восемь обращений к узлу 64 памяти признаков. В 1-м такте каждого цикла из блока 26 управления на управляющий вход 30 выдается сигнал чтения из узла 64 памяти -.признаков (диаграммы на фиг.6). Состояние счетчика 4 адреса в этот момент равно нулю, поэтому вьтолняется чтение признаков готовности элементарных фильтров, хранимых в нулевой строке узла 64 .памяти признаков. Четыре разряда признаков поступают на входы 16 - 19 блока 13 модификации команд и во второй половине первого такта по сигналу 33 блока 26 управления принимаются в регистр 58 и регистр 61. Если признаки Готов нулевого и первого элементарных фильтров не содержат единицы, в начале второго такта по сигналу 29 блока 26 управления (диагр. на фиг.6) к содержимому счетчика 4 адреса прибавляется единица, производится считьшание призНаков готовности 2-го и 3-го элементарных фильтров из узла 64 памяти признаков, которые по сигналу 33 принимаются в регистр 58 и регистр 6 блока 13 модификации команд и т.д. Этот процесс продолжается до тех пор, пока при считывании очередного слова из узла 64 памяти признаков один из битов Готов не окажется равным единице. Б этом случае после приема этого слова в регистры 58 и 61 блока 13 модификации команд единица в бите Готов через элемент ИЛИ 60 (фиг.2) поступает на вход элемента ИЛИ 5, на вход 29 которого поступает синхросерия из блока 26 управления, заблокировав последний. При этом на счетчике 4 адреса зафиксируется номер элементарного фильтра, готового к исполнению. В 10-м такте этот номер принимается в адресный счетчик 70 цифрового фильтра 1 по сигналу 40 блока 26 управления. Биты готовности четного и нечетного элементарных фильтров принимаются в регистр 58 и регистр 61 блока 13 модификации команд соответственно. Поскольку в 1-м такте следующего цикла обнаруженный готовый элементарный фильтр исполняется, необходимо обнулить оба его признака готовности. Предположим, что готов четный элементарный фильтр. В этом случае на выходах 24 и 25 блока 13 модификации команд появляется значение логического нуля и единицы соответственно. Эти сигналы поступают на входы элементов ИШ 120-121 соответственно. Входы элементов ИЛИ 120 и 1 21 соединены с вьгходом дешифратора .94 (фиг.5а, 6), который в девятом такте устанавливается в состояние логического нуля, следовательно значение логического нуля через элемент ИЛИ 120 поступает на установочный вход регистра 58, выходы которого принимают значение логического нуля. Состояние регистра 61 не изменяется. Теперь необходимо записать сформированное слово в узел 64 памяти признаков. Как следует из фиг.2 и i, выходы регистров 58 и 61 связаны с информационными входами узла 64 памя ти признаков через коммутаторы 59 и 62 соответственно. Управление указан ными коммутаторами осуществляется схемой, включающей триггер 13, элементы НЕ 101, элемента И П 8 и119 и элементы 1ШИ 124 и 125 (фиг.5а,б), В тактах 1-10 триггер 131 находится в состоянии логической единицы, при этом входы управления 36 и 37 коммутаторов 59 и 62 соответственно также находятся в состоянии логической eдинi цы, что соответствует передаче на выход прямых значений первого и второго разрядов регистра 58 и регистра 61. В 10м такте на вход управления записью узла 64 памяти признаков поступает сигнал Запись (диаграммы на фиг.6) и в узел 64 записываются нули в признаки готовности четного элементарного фильтра и прежнее значение признаков готовности нечетного Далее необходимо модифицировать значение признаков готовности элементар ного фильтра, следующего за готовым. Модификация осуществляется коммутаторами 59 и 62 блока модификации команд 13. Сводится она к следующему если значение битов Полуготов и Готов было равно 00,модифицированное значение будет 10., значение 1} модифицируется в 1. Поэтому, если на входы первого канала коммутатора модификации подать прямое значение разряда (Полуготов) и инверсное значение второго разряда (Готов), то коммутатор в зависимости от состояния управляющего входа будет пропускать либо текущее состояние признаков готовности (первый канал), либо модифицированные в соответствии с указанным правилом (второй канал). В 11-м такте к содержимому счетчика и адреса добавляется по сигналу 29 блока 26 управления единица. Если готовый к исполнению элементарный фильтр имел нечетный номер, происходит смещение на одну ячейку (слово) в узле 64 памяти признаков, в противном сдучае изменяется только значение младшего разряда адреса, как в рассматриваемом примере. После этого по сигналу 30 блока 26 управления выполняется операция чтения из узла 64 памяти признаков, по сигналу 33 блока управления 26 считанное слово принимается в регистры 58 и 61. Одновременно в И-м такте триггер 131 сигналом с выхода дешифратора 94 устанавливается в состояние логического нуля. При этом в зависимости от состояния младшего разряда счетчика 4 адреса, поступающего на вход 28 блока управления 26 (фиг.5а,б) изменяются состояния управляющих входов коммутаторов 59 и 62. В рассматриваемом случае управляющий вход коммутатора 59 остается в состоянии логической единицы, что соответствует передаче содержимого регистра 58 на информационные входы узла 64 памяти признаков без модификации, а управляющий вход коммутатора 62 переходит в состояние логического нуля, что соответствует модифицированной передаче содержимого регистра 61 на информационные входы узла 64 памяти признаков. В 12-м такте по сигналу 30 блока 26 управления (диаграммы на фиг.6) модифицированное значение признаков элементарного фильтра, следующего за готовь, записывается в узел 64 па мяти признаков. Кроме того, в течение каждого из 17-тактных циклов на вход устройства от аналого-цифрового преобразователя поступает входной отсчет и, следовательно, необходимо модифицировать признаки нулевого эл ментарного фильтра. С этой целью в 3-м такте по сигналу 57 блока 26 управления счетчик 4 адреса устанав ливается в ноль, выполняется операция чтения из узла 64 памяти призна ков и прием в регистры 58 и 61 (диа граммы фиг.6). Поскольку состояние младшего разряда счетчика 4 адреса становится равным нулю, состояние управляющего входа коммутатора 59 принимает значение логического нуля а управляющего входа коммутатора 61 - логической единицы. Таким обра зом, в момент подачи в 15-м такте сигнала записи в узел 64 памяти управляющих слов содержимое регистр 58, в котором хранятся биты призна ков готовности нулевого элементарного фильтра, будет, передаваться на информационные входы узла 64 памяти признаков с модификацией, а признаки первого элементарного фильтра - без модификации. Состояние счетчика 4. адреса не меняет своего значения до 2-го такта следующего цикла. При этом в 1-м такте следующего цикла по сигналу 30 блока 26 управления про зводится чтение признаков готовност нулевого и первого элементарных филь тров, прием их по сигналу 33 блока 2 управления в регистры 58 и 61. Если ни один из битов Готов нулевого или первого элементарных фильтров не содержит единицы, во 2-м такте к содержимому счетчика 4 адреса прибав ляется единица и т.д. Рассмотрим теперь работу цифровог фильтра при реализации любого из элементарных фильтров. Операция фильтрации сводится к реализации операции ациклической свертки по формуле N-I . ,x,., где Ь; -коэффициенты импульсной характеристики; -отсчеты входного сигнала. Импульсная характеристика приведена на фиг.8. Общее число N коэффициенто равно 53, причем.все коэффициенты с четными номерами, кроме центрального ()., равны нулю, общее число ненулевых коэффициентов равно N-1/2+1, т.е. 27. В силу симметрии импульсной характеристики относительно оси ор06Вдинат число различных ненулевых коэффициентов равно 14 (13 боковых плюс 1 центральньй). При таком числе ненулевых коэффициентов можно получить затухание в полосе подавления менее 80 дБ. Симметричность импульсной характеристики позволяет сократить число умножений, если входные отсчеты, которые должны быть у шожены на симметричные коэффициенты, предварительно просуммировать и затем умножить на данный коэффициент. Из .. формулы ациклической свертки следует, что перед вычислением очередного результата последовательность входных отсчетов сдвигаетс.я относительно последовательности коэффициентов импульсной характеристики. В предлагаемом устройстве этот сдвиг осуществляется формированием на каждом шаге вычислений-определенной последовательности адресов чтения. В силу .того, что каждый из элементарных фильтров прореживает последовательность входных отсчетов вдвое, в промежутке между вычислением двух последовательных отсчетов последовательность входных отсчетов сдвигается на две позиции. Порядок считывания входных отсчетов определяется расположением отсчета, пришедшего по времени последним. Его необходимо просуммировать с caNJbiM старшим отсчетом, т.е. отсчетом,который.на следующем шаге вычислений использоваться уже не будет, далее суммируются отсчет, предшествовавший последнему по времени, и отсчет, пришедший после самого старшего, и т.д. Все эти операции выполняются только над отсчетами, хранимыми по нечетным адресам, за исключением того отсчета с четным адресом, который должен быть умножен на центральный коэффициент. Поскольку нечетные адреса в данном случае изменяются от 1 до 5I, существует 26 различных вариантов последовательностей адресов чтения входных отсчетов. На фиг.8 изображена диаграмма считывания отсчетов при вычислении трех последовательных результирующих отсчетов. При вычислении первого из них самым младшим нечетным является отсчет, записанный по адресу 1, самым старшим - по адресу 51, на следующем.шаге вновь пришедший входной отсчет записывается по адресу 51, самым старшим при этом стано- . вится отсчет по адресу 49 и т.д. Все 26 возможных -последовательностей адресов записаны в блоке 67 памяти адресов,которьш представляет собой постоянное запоминающее устройство. На фиг.11 приведен закон формирования последовательности адресов чтения при вычислении одного результирующего отсчета,где Л; }обозначает содержимое ячейки блока 66 памяти адресов с i -м адресом, надписи над стрелками указывают операцию, которую необходимо выполнить над содержимым ячейки, чтобы получить содержимое (1+1)-й ячейки б(;д может принимать значения 1,3,5,...,51. Все операции выполняются по модулю 52. Числа над нисходящими стрелками изменяются по закону 2.(-1) , над (.-к). Погоризонтальными - (-1) следняя нисходящая стрелка всегда соответствует операции -1 и указывае адрес отсчета, которьп необходимо умножить на центральный коэффициент. Как следует из изложенного, для вычисления одного результирующего отсчета необходимо в течение 17тактного цикла считать из блока 66 памяти входных отсчетов 27 чисел, 26 из которых попарно суммируются и умножаются на 13 боковых коэффициентов и 27-е умножается на центральный коэффициент. Кроме того, в этом же цикле необходимо записать в блок 66 памяти входных отсчетов отсчет, поступивший от аналого-цифрового преобразователя, и результат вычислений исполняемого элементарного фильтра. Блок 66 памяти входных отсчетдв разделен на 16 зон по числу элементарных фильтров, объем каждой зоны составляет 64 слова. Это секционирование осуществляется использованием присоединенной адресации. Старшие четыре разряда, определяемые номером используемого элементарного фильтра, не изменяются в течение всего времени чтения из блока 66 памяти входных отсчетов, шесть младших, поступающих из блока памяти 67 адресов определяю адрес считываемого слова внутри зоны Как уже указывалось, в 9-м такте номер готового к исполнению элементарного фильтра применяется в адресный счетчик 70, в последней четверти 17-го такта (диаграммы на фиг.6) по сигналу 43 блока управления 26 адрес ньй коммутатор 76 коммутирует выход 1 610 адресного счетчика 70 на информационный вход адресного регистра 75 и по сигналу 46 блока управления 26, поступающего на синхровход адресного регистра 75,номер элементарного фильтра записьгоается в адресный регистр 75. Таким образом, к началу 1-го такта следующего цикла четыре старших разряда блока 66 памяти входных отсчетов равны номеру исполняемого элементарного фильтра. Младшие шесть разрядов в темпе чтения должны поступать из блока 66 памяти адресов. Поскольку в течение цикла обработки необходимо Выполнить 27 операций чтения, младшие шесть разрядов должны приняться дважды в ка-ждом такте. Темп выборки из блока 67 памяти адресов задается адресным счетчиком 71 (фиг.4), на счетный вход которого поступает синхросерия 48 (диаграммы на фиг.6) блока 26 управления. Поскольку в блоке 67 памяти адресов записано 26 различных последовательностей адресов чтения, он также разделен на 26 зон по 32 {число 32 выбрано как ближайшая к 27 целая степень двойки) слова в каждом. Секциоонирование также осуществляется использованием присоединенной адресации. Вид последовательности адресов чтения, как уже указывалось,-определяется последним нечетным адресом, по которому осуществлялась запись в зону блока 66 памяти входных отсчетов, соответствующую данному элементарному фильтру, Указанные адреса хранятся в узле 65 начальных адресов блока 8.. В 9-м такте, когда счетчик 4 адреса содержит номер готового к исполнению элементарного фильтра, по сигналу 31 блока 26 управления из узла 65 начальных адресов считывается адрес, по которому последний раз осуществлялась запись в зону ёлока 66 памяти входных отсчетов данного элементарного фильтра, этот адрес поступает на вход 22 блока 91 постоянной памяти (фиг.4). Блок 91 постоянной памяти предназначен для преобразования шестиразрядного кода адреса в пятиразрядный. Начальные адреса могут принимать значения 1,3,...,51, поэтому, если непосредственно использовать их для нумерации зон блока 67 памяти адресов, половина объема блока 67 памяти адресов использоваться Продолжение таблицы В 16-м такте по сигналу 45 блока 26 управления номер .зоны переписывается в адресный регистр 79. Необходимость введения этого регистра продиктована следующим. Реализация готового к исполнению элементарного фильтра начинается в 1-м такте следующего цикла, в 9-м такте того же цикла-в адресный регистр 78 необходиМО принятьНачальный адрес (номер so-js нн) следующего готового к исполнению элементарного фильтра. Таким образом нынешний код не сохраняется до конца операции чтения из блока 66 памяти входных отсчетов. В 16-м такте на установочный вход адресного счетчика 71 поступает сигйал 45 обнуления из блока 26 управления. В 17-м такте нулевое состояние счетчика 71 принимается по импульсу синхросерии 48 в адресный регистр 77, выходы которого соединены с пятью младшими разрядами адреса блока 67 памяти адресов, по этому же импульсу содержимое счетчика увеличивается на единицу. Считанный по этому адресу из блока 67 памяти адресов код по следующему импульсу синхросерии 48 принимается в адресный регистр 80, одновременно новое состояние счетчика 71 принимается в адресный регистр 77. В последней четверти 17-го такта по сигналам 43 и 44 адресный коммута тор 85 коммутирует выход регистра 80 ,с входом адресного регистра 81 и по импульсу синхросерии 49 код vi.a в начале 17-го такта принимается- в регистр 81. Таким образом/ перечисленные элементы образуют некоторый конвейер, подающий коды на младшие адресные входы блока 66 памяти входных отсчетов. Входной отсчет, считанный из блока 66 памяти входных отсчетов по ад5О 15 20 ресу (хо - У; , по импульсу синхросерии 54 принимается в регистр 87. Одновременно по следующему импульсу синхросерии 49 в регистр 81 принимается адрес :с, . В начале 2-го такта считанное но адресу из блока 66 памяти входных отсчетов число X, по импульсу синхросерии 53 принимается в регистр 86. Значения отсчетов X, и X суммируются сумматором 68 и по импульсу синхросерии 53 сформированная сумма Х| 4- Xj принимается на вход, умножителя -69. По этому же сигналу на другой вход умножителя 68 принимается считанное из блока 73 постоянной памяти коэффициентов значение коэффициента h,. Адресный вход блока .73 постоянной памяти коэффициентов соединен с выходом адресного счетчика 72, на счетньй вход которого поступает синхросзрия 54 из блока 26 управления. В 1-м такте каждого цикла адресный счетчик 72 по сигналу 52 блока управления 26 устанавливается в ноль. В каждом такте состояние счетчика 72 увеличивается на единицу, обеспечивая последовательное считывание из блока 73 памяти значений 13 боковых и 1 центрального коэффициентов. В этом же такте на вход управления накоплением умножителя 68 поступает сигнал 52 блока 26 управления, запрещающий накопление, поэтому во 2-м такте в выходной регистр умножителя применяется произведение ((Х, ). В этом же такте по импульсу синхросерии 54 в регистр 87 принимается значение входного отсчета Xj, считанного по адресу из блока 66 памяти входных отсчетов. В 3-м такте по импульсу синхросерии 53 в регистр 86 принимается значение входного отсчета Ху , считанного по адресу j. Значения Х и Х суммируются сумматором 68 и по импульсу синхросерии 54 принимаются в 3-м такте на вход умножителя 69, одновременно на его другой вход принимается коэффициент Ь . Умножитель 69 формирует произведение h ( х 4 х, ) и суммирует его с ранее накопленным произведением Ь,(У,+УЗ) Аналогично устройство работает до 14-го такта включительно. В 15-м такте на установочный вход регистра 86 из блока 26 управления поступает сигнал 55, устанавливающий его в ноль. Поэтому в 15-м такте по импульсу синхросерии 59 на вход умножителя 69 принимается сумма х,гп другой вход принимается центральный коэффициент Ь, , формируется произве 16 и суммируется с накопдение г(,so ленной ранее суммой. Таким образом, к середине 16-го такта в выходном регистре умножителя 69 сформирован результат вычислений исполняемого элементарного фильтра. Теперь необхо димо записать его в зону блока 66 па мяти входных отсчетов, соответствующую элементарному фильтру, следующему за данным. Кроме того, необходим в зону блока 66 памяти входных отсчетов соответствующую нулевому фильтру, записать отсчет, поступивщий на вход устройства. Рассмотрим процесс формирования адресов для указанных записей. Как уже бьшо показано при описании формирования цепочки исполняемых элементарных фильтров, в 9-м такте предыдущего цикла на счетчике 4 адре са сформирован номер элементарного фильтра, исполняемого в данном цикле Этот номер, с одной стороны, занесен в адресный счетчик 70, а из него в адресный регистр 75, с другой стороны, он поступает на адресные входы узла 64 памяти признаков и узла 65 памяти начальных адресов. В 9-м такте, как при формировании цепочки исполняемых элементарных фильтров, содержимое счетчика 4 адресов увеличено на единицу для модификации признаков элементарного фильтра, следующего за готовым, одновременно по сигналу 31 блока 26 управления из узла 65 памяти начальных адресов счи тан адрес, по которому последний раз осзгществлялась запись в зону блока 6 памяти входных отсчетов, соответству ющую данному элементарному фильтру. В 11-м такте по сигналу 38 блока 26 управления этот адрес принимается в счетчик 68 модификации, в 12-м так те его значение увеличивается на еди ницу и записывается по сигналу 31 в узел 65 памяти начальных адресов и по сигналу 51 блока 26 управления - в адресный регистр 84. Во втором такте текущего цикла вычислений содержимое регистра 83 по сигналу 52 блока 26 управления переписывается в адресный регистр 84. Необходимость введения этого регистра продиктована следуюЩим. . Запись в блок 66 памяти входных отсчетов по адресу, хранящемуся в адресном регистре 83, выполняется в 17-м такте следующего цикла. В то же время в 12-м такте следующего цикла в адресный регистр 83 необходимо принять новый код из блока 13 модифика- ции команд. В 17-м такте по сигналам 43 и 44 блока 26 управления (диаграм „д фиг.6) адресный коммутатор 85 коммутирует выход регистра 84 на вход регистра 81 и по сигналу 49 блока 26 управления тесть младших разрядов адреса для записи результата исполняемого фильтра в Зону блока 66 памяти входных отсчетов, соответствующую следующему фильтру, принимаются в адресный регистр 81. Значение старших четырех разрядов адреса формируется следующим образом. В 9-м такте предыдзщего цикла номер исполняемого в текущем цикле элементарного фильтра принят в адресный счетчик 70 и к началу 1-го такта текущего цикла принят в адресный регистр 75. В 3-м такте текущего дикла по сигналу 41 блока 26 управления содержимое счетчика 70 увеличивается на единицу, полученный номер элементарного фильтра, следующего за исполняемым, по сигналу 42 блока 26 управления принимается в адресный регистр 74. В последней четверти 16-го такта текущего цикла по сигналу 43 блока 26 управления (диаграммы на фиг.6) адресный коммутатор 76 коммутирует выход регистра 74 на вход регистра 75 и по сигналу 46 блока 26 управления номер зоны блока 66 памяти входных отсче-тов, в которую необходимо записать вычисленный в текущем цикле результат, принимается в адресный регистр 75. По сигналу 47 блока 26 управления (диаграммы на фиг.6) этот результат записывается в блок 66 Памяти входных отсчетов. Запись отсчета, поступающего на вход устройства от аналого-цифрового преобразователя, в зону блока 66 памяти входных отсчетов, соответствующего нулевому элементарному фильтру, осуществляется в 16-м такте. С этой целью по сигналу 45 блока 26 управления адресный регистр устанавливается в ноль. С другой стороны, как бьшо показано при описании формирования цепочки элементарных фильтров, в 13-м такте каждого цикла счетчик 4 адреса уста 712навливается в ноль для модификации признаков готовности нулевого злемен тарного фильтра. В этом же такте значение начального адреса нулевого элементарного фильтра по сигналу 38 блока 26 управления принимается в счетчик 63 модификации начальных адресов. В 14-м такте по сигналу 39 блока 26 управления его содержимое увеличивается на единицу и по сигналам 31 и 50 соответственно записывается в 15-м такте в узел 65 памяти начальных адресов и адресный регистр 82. В 16-м такте по сигналам 43 и 44 блока 26 управления адресный коммута тор 85 коммутирует выход регистра 81 и по сигналу 49 блока 26 управления адрес, по которому необходимо произвести запись в зону блока 66 памяти входных отсчетов, соответствующую нулевому элементарному фильтру, принимается в адресный регистр. В этом же такте входной отсчет по сигналу 47 (диаграммы на фиг.6) блока 26 управления записывается в блок 66 памяти входных отсчетов. К 1-му такту следующего цикла номер готового к исполнению элементарного фильтра из адресного счетчика 70 через адрес ный коммутатор 76 принимается в адресный регистр 75. Из блока 67 памяти адресов через регистр 80 и коммутатор 85 в регистр 8 начинают поступать младшие разряды адресов чтения из блока 66 памяти входных отсче тов. Считываемые по этим адресам коды принимаются в регистры 86 и 87, суммируются сумматором 68 и т.д. На фиг.О представлена блок-схема алгоритма работы блока 8 и блока 13 модификации команд. Номера операторных вершин совпадают с номерами тактов работы устройства. При изображении алгоритмов приняты следующие обозначения: БП64 - узел 64 памяти признаков; БП65 - узел 65 памяти начальных адресов; БП66 - блок памяти 66 входных отсчетов; 58 и 61 - ре гистр 58 и регистр 61 соответственно блока .13 модификации команд; Тр131 триггер 131; СТ4 - счетчик 4 адреса; СТбЗ - счетчик 63 модификации началь ного адреса; 83 - адресный регистр 83; СТ70 - адресный счетчик 70; 75адресный регистр 75; 81 - адресный i регистр 81; 80 - адресный регистр 80; 87 - регистр 87; 86 - регистр 86 СТ72 - адресный счетчик 72; МР1 входной регистр умножителя 69; МР2 входной регистр умножителя 69; МРЗ выходной регистр умножителя 69; 90 регистр 90 входного отсчета; Чт операция чтения из блока памяти; Зп операция записи в блок памяти; содержимому элемента А присвоить значение содержимого элемента В . мула изобретения 1. Устройство для цифровой фильтрации, содержащее цифровой фильтр, отличающееся тем, что, с целью расщирения функциональных возможностей за счет многодиапазонной фильтрации, в него введены блок запоминания признаков и адресов, блок модификации команд, блок управления, счетчик адреса и элемент ИЛИ, выход которого подключен к счетному входу счетчика адреса, причем цифровой фильтр содержит коммутатор, три адресных счетчика, десять адресных регистров, два адресных коммутатора, три блока постоянной памяти, четьфе регистра, сумматор, умножитель и блок памяти, выход которого подключен к информационным входам первого и второго регистров, выходы которьпс подключены соответственно к первому и второму входам сумматора, выход которого подключен к входу первого сомножителя умножителя, выход которого подключен к информационному входу третьего регистра, выход которого подключен к первому информационному входу коммутатора, выход которого является информационным выходом устройства и подключен к информационному входу блока памяти, первьш вход кода адреса которого подключен к выходу первого адресного регистра, информационный вход которого подключен к выходу первого адресного коммутатора, первый информационный вход которого подключен к выходу второго адресного регистра, информационный вход которого соединен с вторым информационным входом первого адресного коммутатора и подключен к информационному выходу первого адресного счетчика, информационный выход второго адресного счетчика подключен к информационному входу третьего адресного регистра, выход которого подключен к первому входу кода адреса первого блока постоянной памяти, выход которого подключен к информационному входу четвертого адресного регистра, выход которого подключен к первому информационному входу второго адресного коммутатора, выход которого подключен к информационному входу пятого адресного регистра, выход которого подключен к второму входу кода адреса блока памяти, выход второго блока памяти постоянной памяти подключен к информационному входу шестого адресного регистра, выход которого подключен к информационному входу седьмого адресного регистра, выход которого под- 5

ключен к второму входу кода адреса первого блока постоянной памяти, выход восьмого адресного регистра подключен к информационному входу девятого адресного регистра, выход которого подключён к второму информационному входу второго ддресного коммутатора, третий информационньш вход которого подключен к выходу десятого адресного регистра, информационный выход третьего адресного счетчика подключен к адресному входу третьего блока постоянной памяти, выход которого подключен к входу второго сомножи теля умножителя,а второй информацион- ный вход коммутатора подключен к выходу четвертого регистра, информационный вход которого является информационны входом устройства, вход кода адреса запоминания признаков и адресов под- ключен к информационному выходу счетчика адреса, при этом блок модификации команд содержит первый и второй регистры, первый и второй коммутаторы и счетчик, прямой выход первого разряда первого счетчика подключен .к первому и второму информационным входам первого коммутатора, третий

информационньй вход которого подключен к инверсному выходу второго разряда первого регистра, прямой выход второго разряда которого подключен к четвертому информационному входу первого коммутатора и первому входу элемента ИЛИ, второй вход которого соединен с первым информационным входом второго коммутатора и подключен к прямому выходу второго разряда второго регистра, прямой выход .первого разряда которого подключен к второму и третьему информационным входам второго коммутатора, четвертый информационный вход которого

подключен к инверсному выходу второго разряда второго регистра, при этом блок управления содержит восемь элементов-НЕ, десять элементов Н-НЕ, девять элементов И, семь элементов ИЛИ, шесть триггеров, дешифратор, счетчик и генератор тактовых импульсов, первый выход которого подключен к первым входам первого и второго элементов И, первому входу первого элемента И-НЕ и Счетному входу сметчика., информационный выход которого подключен к входу дешифратора, первый выход которого подключен к перпервым установочным входам первого, второго и третьего триггеров и входу первого элемента НЕ, выход которого подключен к первому входу второго элемента И-НЕ, выход которого подключен к первому входу третьего элемента И-НЕ, Лорой выход дешифратора подключен к входу второго злемепта НЕ, выход которого подключе к перво. му входу четвертого элеме 1та И, первому входу четвертого элемента И-НЕ и первому входу пятого элемента И-НЕ выход которого подключен к первому установочному входу четвертого триггера, второй установоч 1ьш вход которого соединен с первым установочным входом пятого триггера и подключен к выходу шестого элемента И-НЕ, первый вход которого соединен с первым входом пятого элемента И и подключен к выходу третьего НЕ, вход которого соединен с первыми входами первого и второго элементов ИЛМ и подключен к третьему выходу 7Дешифратора,, четвертый выход которохо подключен к второму установочн6г-1у входу первого триггера и входу четвертого элемента НЕ, выход которого подключен к первому входу седьмого IIНЕ, выход которого подключен к второму установочному входу пятого триггера, пятый выход дешифратора подключен к второму установочному входу

второго триггера, выход которого подключен к второму входу второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу пятого элемента НЕ, вход которого соединен с вторым входом второго элемента ИЛИ, вторым установочным входом третьего тригге;х-1 и подключен к шестому дяшииратора, вому входу третьего элемента И, седьмой выход которого подключен к второму входу третьего элемента И и входу шестого элемента НЕ, выход которого подключен к второму входу первого элемента И, восьмой выход дешифратора подключен к первому входу восьмого элемента И-НЕ и третьему входу третьего элемента И, выход которого подключен к первому установоч ному входу шестого триггера, выход которого подключен к первому входу шестого элемента И, второй вход кото рого подключен к второму выходу гене ратора тактовых импульсов, третий выход которого подключен к второму входу пятого элемента И, вторым входам пятого, шестого и седьмого элементов И-НЕ и первому входу девятого элемента И-НЕ, второй вход которого подключен к выходу первого триггера, девятый выход дешифратора подключен к первым входам четвертого и пятого элементов ИЛИ и первому входу седьмо го элемента И, выход которого подклю чен к второму установочному входу ше стого триггера, десятый выход дешифратора подключен к третьему входу первого элемента ИЛИ, вторым входам первого элемента ИЛИ и седьмого элемента И и первому входу десятого эле мента И-НЕ, второй вход которого соединен с третьим входом седьмого элемента И и подключен к одиннадцато му .выходу дешифратора, четвертьй выход генератора тактовых импульсов подключен к второму входу второго элемента И-НЕ и второму входу четвер того элемента И-НЕ, выход которого подключен к второму входу третьего элемента И-НЕ, пятьм выход генератора тактовых импульсов подключен к второму входу четвертого элемента И, второй вход первого элемента И-НЕ подключен,к выходу восьмого элемента И, второй вход которого подключен к седьмому выходу дешифратора, выход седьмого элемента НЕ подключен к тактовому входу второго триггера, прямой выход третьего триггера ключен к первым входам.шестого и седьмого элементов ШШ, вторые входы которых подключены к выходам соответ ственно восьмого и девятого элементов И, первые входы .которых подключены к инверсному выходу третьего триггера, второй вход девятого элемента И соединен с входом восьмого элемента НЕ, выход которого подклю1622 чен к второму входу восьмого элемента И, при этом информационный выход счетчика адреса подключен к информационному входу первого адресного счетчика цифрового фильтра, шестой выход генератора тактовых импульсов блока управления подключен к тактовым входам третьего и четвертого адресных регистров и счетному входу второго адресного счетчика цифрового фильтра, тактовый вход пятого адресного регистра которого подключен к седьмому выходу генератора тактовых импульсов блока управления, четвертый выход которого подключен к тактовому входу первого регистра и входу синхронизации умножителя цифрового фильтра, тактовый вход второго регистра- которого подключен к пятому выходу генератора тактовых импульсов блока управления, третий выход дешифратора которого подключен к установочному входу первого регистра цифрового фильтра, тактовый вход третьего регистра которого подключен к выходу четвертого элемента И блока управления, выход пятого э.лемента И которого подключен к счетному; входу третьего адресного счетчика и тактовому входу десятого адресного регистра цифрового фильтра, управляющий вход блока памяти которого подключен к выходу девятого элемента И-НЕ блока управления, выход третьего элемента И-НЕ которого подключен к тактовому входу первого адресного регистра цифрового фильтра, адресный вход второго блока постоянной памяти которого соединен с информационным входом счетчика блока модификации команд и подключен к первому выходу блока запоминания признаков и адресов, первый, второй, третий и четвертый информационные входы которого подключены соответственно к первому и второму выходам первого коммутатора и первому и второму выходам второго коммутатора блока модификации команд, информационны выход счетчика которого подключен к пятому информационному входу блока запоминания признаков и адресов и информационным входам восьмого и девятого адресных регистров цифрового фильтра, тактовый вход девятого адресного регистра, установочный вход третьего адресного счетчика и входы разрешения приема информации умножителя и четвертого регистра которого подключены к двенадцатому выходу дешифратора блока управления, тринадцатьй и четырнадцатый выходы которого подключены соответственно к счетному входу первого адресного счетчика и тактовому входу второго адресного цифрового фильтра, тактовый вход восьмого адресного регистра которого подключен к десятому выходу дешифратора блока управления, девятый выход которого подключен к установочному входу первого адресного счетчика и тактовому входу шестого адресного регистра цифрового фильтра, установочные входы первого адресного регистра и второго адресного счетчика, тактовый вход седьмого адресного регистра и управляющий вход коммутатора которого подключены к четвертому выходу дешифратора блока управления выход пятого триггера которого подключен к управляющему входу первого адресного коммутатора и входу первог разряда кода адреса второго адресног коммутатора цифрового фильтра, вход второго разряда кода адреса которого подключен к выходу четвертого тригге ра блока управления, выход первого элемента И которого подключен к информационному входу адресного счетчика цифрового фильтра, выход младшего разряда счетчика адреса подключен к входу восьмого элемента НЕ бло ка управления, выходы четвертого, пятого, шестого и седьмого элементов ИЛИ, первого и десятого элементов И-НЕ которого подключены соответственно к установочным входам соответственно первого и второго регистров, управляющим входам соответственно первого и второго коммутаторов, входу разрешения приема информации и счетному бходу счетчика блока модификации команд, выход элемента ИЛИ которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочным входом счетчика адреса и подключен к выходу третьего элемента ИШ- блока управления, выходы шестого триггера, второго и первого элементов ИЛИ которого подключены соответствен о к первому, второму и третьему управляющим входам блока запоминания признаков и адресов, второй, третий, четвертый и пятый выходы которого.подключены соответственно к входам первого и второго разрядов первого и входам первого и второго разрядов второго регистров блока модификации команд тактовые входы первого и второго регистров которого подключены к выходу шестого элемента И блока управления, вход седьмого элемента НЕ, вторые входы четвертого и пятого элементов ИЛИ которого подключены соответственно к выходу элемента ИЛИ, инверсным выходам вторых разрядов первого и второго регистров блока Модификации команд. 2. Устройство по п., о т л и чающееся тем, что блок запоминания признаков и адресов содержит узел памяти признаков и узел памяти начальных адресов, входы кода адреса которых соединены и являются входом кода адреса блока, выход узла памяти начальных адресов и выходы первого, второго, третьего .и четвертого разрядов узла памяти признаков являются соответственно первым-, вторым, третьим, четвертым и пятым выхода-ми блока, информационные входы первого, второго, третьего и четвертого разрядов узла памяти признаков и информационный вход узла памяти начальных адресрв являются соответственно первым, вторым, третьим, четвертым и пятым информационными входами блока, входы управления записью и считыванием узла памяти признаков и вход управления записью и считыванием узла памяти начальных адресов являются соответственно первым, вторым и третьим управляющими входамиблока.

.

11 . 12 . 13 . . 15 . 16

10

-r JTjr JTJTJTjTjnjanjarTJT

aJTJTJnjTJnJTJnJTJOJl

17

М

Т-j/7

иг.6

Фиг.

Изобретение относится к области вьгчислительной техники. Цель изобре- тения - расширение функциональных возможностей за счет вьтолнения многодиапазонной фильтрации. Устройство содержит сложную структуру, включающую цифровой фильтр, счетчик адреса, элемент ИЛИ, блок запоминания признаков и адресов, блок модификации команд, блок управления; при этом блок модификации команд, блок запоминания признаков и адресов, блок управления и цифровой фильтр имеют представленные в материалах структурные схемы. Устройство может быть использовано в Системах цифровой обработки радиолокационных, сейсмических, гидроакус9 тических и других сигналов. 1 з.п. ф-лы| 11 ил., 1 табл. (Л

L f W 25 26 27 28 . I ЛГ 29 W J/ «j- { III.