Устройство для сопряжения процессора с устройствами ввода-вывода Советский патент 1984 года по МПК G06F3/04 

ния блока передачи данных,пятый выход блока дешифрации команд процессора соединен с входом записи код настройки блока формирования выходного кода обратной связи, шестой выход блока дешифрации команд процессора соединен с входом сброса блока анализа входного кода обратной связи, выход готовности бо1ока анализа входного кода обратной связи соединен с входом установки блока формирования сигнала прерывания, с информационным входом блока формирования выходного кода обратной связи, с входом готовности блока передачи данных, с стробирующими входами входных управляющего и информационного регистров, выход данных блока формирования выходного кода обратной связи соединен с вторым входом данных выходного управляющего регистра, выход стробирования данных блока формирования выходного кода обратной связи соединен с входом записи кода обратной связи выходного управляющего регистра, выходы входных информационного и управляющего регистров соединены с первым и вторь м входами данных блока передачи данных соответственно, при этом блок анализ входного кода обратной связи содержит два триггера, элемент И, nepBbtft элемент ИЛИ, первую группу злементов И, причем выход первого триггера является выходом готовности блока, первый установочный вход первого триггера является входом сброса блока, первый установочный вход второго триггера является входом записи кода режима блока, второй установочньш вход первого триггера соединен с выходом элемента И, первый вход которого соединен с выходом второго триггера, второй вход элемента И соединен с выходом первого элемента ИЛИ, входы которого соединены с соответствутощи1 и выходами элементов И первой группы, о т л и112

чающееся тем, что, с целью увеличения пропускной способности устройства за счет формирования сигнала конца обмена, в блок анализа входного кода обратной связи введены регистр кода обратной связи, .регистр инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И, второй элемент ИЛИ, причем вход регистра кода обратной связи- является входом кода обратной связи блока, первый вход регистра маски является входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инерсии и с вторым установочным входом второго триггера и является входом данных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, вторая группа входов которого соединена с группой выходов регистра кода обратной связи, группа выходов сумматора по модулю два Соединена с первыми входами элементов И первой и второй групп, вторые входь которых соединены с первой и второй инверсными группами выходов регистра маски соответственно, выходь элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных блока анализа входного кода обратной связи соединен с выходом блока приема данных, вход кода обратной связи блока анализа входного кода обратной связи соединен с выходом входного управляющего регистра, выход концаобмена блока анализа входного кода обратной связи соединен с входом конца обмена блока передачи данных.

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДАВЫВОДА, содержащее блок приема данных, блок передачи данных, блок дешифрации команд процессора, блок формирования сигналов прерывания, блок формирования выходного кода обратной связи, входные и выходные информационные и управлякщие регистры и блок анализа входного кода, обратной связи, причем группа входов блока приема данных образует вход данных устройства от процессора, группа информационных входов входного информационного регистра образует вход данных устройства от устройств ввода-вывода, группа выходов блока передачи данных образует выход данных устройства в процессор, группа выходов выходного информационного регистра образует выход данных устройства для устройства ввода-вывода, группа входов блока дешифрации команд процессора образует управляющий вход устройства от процессора, группа входов входного управляющего регистра образует управляюпдп вход устройства от устг ройств ввода-вывода, группа выходов выходного управляющего регистра образует управляющий выход устройства для устройств ввода-вывода, выход блока формирования сигнала прерывания является выходом прерывания устройства для процессора, группа выходов блока приема данных соединена с группой входов данных выходного информационного регистра, с первой группой входов данных выходного управляющего регистра, с группой входов данных входных управляющего и инбормационного регистров, с группой данных блока форми л рования выходного кода обратной связи, с группой входов кода режима блока формирования сигнала прерывания, первый выход блока дешифрации команд процессора соединен с входом выборки кода обратной связи при записи блока формирования выходного кода обратной связи и с входом записи данных выходного информационного 1чЭ регистра, второй выход блока дешиф рации команд процессора соединен О) с входом записи данных выходного упо го равляющего регистра, третий выход блока дешифрации команд процессора соединен с входами записи кода режима блоков формирования выходного кода обратной связи, анализа входного кода обратной связи, формирования сигнала прерывания и выходнь х управляющего и информационного регистров, четвертый выход блока дешифрации команд п.оцессора . соединен с входом выборки кода обратной связи при чтении блокг формирования выходного кода обратной связи и с входом чте

Изобретение относится к вычислительной технике и радиоэлектронике и может быть использовано, например, в вычислительных системах обработки информации и в вычислительных комплексах. 311 Известны устройства для- сопряжения ЦВМ с внешними устройствами, содержащие блок дешифрации команд центральной системы, блок приема данных центральной системы, блок пе редачи данных центральной системы, блок формирования сигнала прерывания, буфер выходной информационный, буфер выходной управляющий, буфер входной информационный, буфер входной управляющий, групповые блоки управления Tl }. Недостатком этих устройств является ограниченная область применени вследствие того, что в них использу ются управляющие сигналы только заданной формы и только импульсного квитирования от устройств вводавывода, а также сброс сигналами кви тирования только определенных выход ных управляющих сигналов.. Наиболее близким к изобретению по технической сущности является устройство для сопряжения процессора с устройствами ввода-вывода, содержащее блок приема данных, блок передачи данных, блок дешифрации команд процессора, блок формировани прерывания, выходные и вхо ные информационные и управляющие регистры, блок формирования выходного кода обратной связи, блок анализа входного кода обратной связи, BfcixoA блока приема данных соединен с входом кода режима блока формиров НИН сигнала прерывания, с входами данных Г5ХОДНОГО и выходного информа ционных регистров и входного управ.ляющего регистра и с первым входом данныхВЫХОДНОГО управляющего регисгра, первый и второй выходы блока дешифрации команд процессора подключень: соответственно к входам записи данных выходных информационного и управляющего регистров, третий выход - к входам записи кода режима блока формирования сигнала прерывания и входных управляющего и информационного регистров, а четвертъгй выход к входу чтения блока передачи данных, первый и вто рой входы данных которого соединены соответстаенно с выходами входных информационного и управляющего регистров. Выход данных и выход сигна ла сопровождения данных блока формирования выходного кода обратной связи соединены соответственно с зтор входом данных и входом записи кода обратной связи выходного управляющего регистра, входы выборки кода обратной связи при записи и при чтении, вход записи кода режима и вход записи кода настройки - соответственно с первым, четвертым, третьим и пятым выходами блока дешифрации команд процессора, вход данных - с выходом блока приема данных, а выход выборки кода обратной связи по готовности - с входами фиксации данных управляющего и информационного регистров, с входом установки блока формирования сигнала прерывания, с входом готовности блока передачи данных и выходом блока анализа входного кода обратной связи, вход записи кода режима, вход записи кода настро:1ки и вход сброса подключены, cooTeeTCTBeHFio к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход данных - к выходу блока приема данных, а вход кода обратной связи - к выходу входного управляющего регистра. Блок анализа входного кода обратной связи содержит дешифратор адреса регистра маски, первый вход которого соединен с входом записи кода настройки блока, второй вход - с входом даннь х блока и первыми входами первого - четвертого регистров маски и триггера разрешения готовности, а выходы - с вторыми входами соотBeTCTByramjix регистров маски, выходы которых подключены к первым входам элементов И группы, вторыют входами соединенных с входом обратной связи и входами элементов НЕ группы, третьими вxoдa и - с выходами элементов НЕ группы, а выходами - с соответствующими входами элемента ИЛИ, выход которого подключен к первому входу элемента И, вторьш входом соединенного с выходом триггера разрешения готовности, второй вход которого является входом записи кода режима, а выходом - с первым входом триггера готовности, второй вход и выход которого являются соответственно входом сброса и выходом блока J. Недостатком данного устройства является ограниченная область применения вследствие того, что не вьфабатывается сигнал конца обмена. Цель изобретения - увеличение пропускной способности устройства.

S1

Поставленная цель достигается те что в устройстве лЦ1Я сопряжения процессора с устройствам ввода-вывода; coдefJжaщeм блок приема данных, блок передачи данных, блок дешифрации комавд процессора, блок формирования сигналов прерывания, бпок формирования выходного кода обратной связи. входные и вьжодттые информационные и угфавляющие регистры и блок анаг:иза входгюго кода обратной связи, причем группа входов блока приема данных образует вход д:,анных 3/стройства от процессора, группа информационрсэгк входов вход,ног{) инфо мадионного регистра образует вход данных устройства от устройств ввода-зызода, группа вьгхо; ов блока передачи данных образует выход данных устройства в процессор, группа вьгсодов иыходного информационного р гистра образует выход данных устройства /шя устройств ввода-вывода, группа входов блока деогифрации команд процессора образует управляющий вход устройства от процессора, группа иходов входн-ого управляющего Г)егистрй образует управляющий вход устройства от устройств ввода-вь(ода, гр:г:па Б.-гходов вьгход,ного управ.лямщего ре-истра образует упразляюup-i: вь;ход устройства для устройств йвода-вьшода, выход блока формированяя сигнала прерывания является РЫХ дом 1-рсрь(кания устройства ;ля процессора, гру:-па выходов блока прием дани;::х соеликена с групгтс й входов даккь;х зылодного- информаци.)нного ре истра, с первой группой входов выходного упра; ляю1цего tJCгистра, с группой i5XO/iioB данных кходных управляющего и иь;форм,чпр онного регистров,, с jpynnor; i ;ioica ц1ОрмииоБания иьжодного ко/ш обратном связи, с группой .входов кода режиха блока формирования сиг-н ла прерывания, первый ЕЗЫХОД блоха дешифрации команд процессора соединеи с выборки кода обратной связи при записи блока формирсвания выходного кода обратной связи и с входом записи данных выходного информаиионного регистра,, второй выход блока дешифрации команд процессора соединен с входом записи данных выходного управляющего регистра , третий sbtxoA блока дешифрации команд процессора соединен с входами записи кода режима блоков

96026

формирования выходного код.а обратной связи, анализа входного кода обратной связи, форми :-ования сигнала прерьшания и выходных управляющего г и информацистного peгиcfpoв5 четвертый выход блока дешифрации коман;1 г роцессора соединен с входом вьгборки кода обратной связи при чтении блока фop -0:poвaния выходного кода 10 обратной связи и с входом чтения блока передачи данных, пятый выход блока д.ещифрации команд процесс1: ра соедитген с входом записи кода настройки блока формирования выходного

15 -5ДЛ обратной связи, шестой выход дешифрации команд процессора сое. с входом сброса блока анализа входного кода обратной связи, выход готовности блока анализа вх.од2Q ного кода обратной связи, соединен с входом установки блока формирования сигнала прерывания, с информационным входом блока формироварня выходного кода обратной связи, с 25 входом ГхОтовности блокгг передачи

данных, с стробирующими входами входнь х зправляюшего и инф рмапиояного регистров, выход даннь х блеска формирования выходного кода обратной свя-,,, зи с вторым входом даниь;х выходного управляющего регистра, выход стробирования блока формирова -:ия выходного кода обратной сйязи соеди.ч.ен с входом записи кода обратной СВЯЗИ выходного управляющего регистра, выходь- входных информационного и управляющего регистров соединены с первым и вторым входг ми данных блока передачи данных соответственно, при этом блок анализа входного кода обратной связи содержит два триггера, элемент И, цервьй злеьи;нт ИЛИ, первую группу злементов И, выход nepBCiro Т1)иггерс ягляетсч вькодом готовности блока, первыг; уста;- овочиый вход первого тригrcjia ЯБЛяетс.я вхоп.ом сброса блока, первый устаноночн - ; вход ьторого 7р1-;ггера является 1 ходом записи кода режима блока, второй установочиьш вход первого триггера соединен с выходом элемента И, первьп вход которого соединен с выходом второго триггера, второй вход элемента И соединен с выходом первого элемента Ш1И, входь которого сое.динены с соответствующими выходами злементов И первой группь:, в блок анализа входного) кода обратной связи, введены регистр

71

кода обратной связи, регистр инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И второй элемент ИЛИ, причем вход регистра кода обратной связи является входом кода обратной связи блока, первый вход регистра маски является входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инверсии и с вторым установочным входом второго триггера и является входом данных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, вторая группа входов которого соединена с группой выходов регистра кода обратной связи, группа выходов сумматора по модулю два соединена с первыми входами элементов И первой и второй групп, вторые входы которы соединеныс первой и второй инверсными группами выходов регистра маски соответственно, выходы элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных блока анализа входного кода обратной связи соединен с выходом блока приема данных, вход кода обратной связи блока анализа входного кода обратной связи соединен с выходом входного управляющего регистра, выход конца обмена блока анализа входного кода обратной связи соединен с входом конца обмена блока передачи данных.

На фиг. 1 предстайлена структурная схема предлагаемого устройства; на фиг. 2 - структурная схема блока дешифрации команд процессора; на фиг. 3 - структурная схема блока передачи данных, на фиг. 4 - одна из возможных реализаций блока формирования сигнала прерывания/ на фиг. 5 - пример реализации входного информационного регистра; на фиг. 6входной управляющий регистр на фиг. 7 - структурная схема блока анализа входного кода обратной связи; на фиг. 8 - структурная схем блока формирования выходного кода обратной связи.

96028

Устройство содержит (фиг. 1) блок 1 дешифрации команд процессора, .блок 2 приема данных, блок 3 формирования сигнала прерывания, вьгход5 ной 4 и входной 5 информационные регистры, блок 6 анализа входного узла кода обратной связи, блок 7 формирования выходного кода обратной связи, блок 8 передачи данных,

10 выходной 9 и входной 10 управляющие регистры.

Блок 1 дешифрации команд процессора (фиг. 2) содержит элемент И 11 приема команды записи, элемент И 12

15 приема команд чтения (2И), дешифратор 13 адреса (двухвходовой), элемент И 14 команды записи информации (2И), элемент И 15 комарщы записи управления (2И), элемент

20 И 16 команды записи режима (2И),

элемент И 17 команды записи настройки (2И), группу элементов И 18 команд чтения (32И), первый 19, пятый 20, четвертый 21, второй 22,

5 третий 23 и щестой 24 выходы блока, шину 25 команд процессора.

Блок 8 передачи данных (фиг. 3) содержит группу элементов И 26 передачи информационного кода (82И),

0 группу элементов И 27 передачи управляющего кода (8-2И), элемент И 28 передачи готовности (2И), группу элементов ИЛИ 29 передачи данных процессору (7-2ИЛИ), элемент

, ИЛИ 30 передачи готовности процессору (ЗИЛИ), регистр 31 передачи конца обмена процессору, первый 32 и второй 33 входы данных блока, вход 34 готовности блока, вход 35

Q чтения блока, вход 36 конца обмена и выходную шину 37 данных.

На фиг. 4 представлена одна из возможных реализаций блока 3 формирования сигнала прерывания, содер5 жащего элемент И 38 разрешения прерывания, триггер 39 разрешения прерывания, вход 40 кода режима блока, вход 41 записи кода режима блока, вход 42 установки и выход 43 пре0рьгоания.

На фиг. 5 показан пример реализации входного информационного регистра 5, содержащего регистр 44 приемника (информационный), триггер

145 разрешения фиксации, элемент НЕ 46 фиксации, элемент ИЛИ 47 фиксации (2ИЛИ), вход 48 данных блока, вход 49 записи кода режима ,9 ,лока, вход 50 фиксации данных блока, выход 51 и шину 52 входной информации. На фиг. 6 приведен входной управляющий регистр 10, содержаний регистр 33 приемника (управляющий) триггер 54 разрешения фиксации, эл мент НЕ 55 фиксации, э. ИЛИ 56 фиксации (2ИЛИ), вход 57 данных бл ка, вход 58 записи кода режима бло ка, вход 59 фиксации данных блока, выход 60 блока и управляющий вход Блок 6 анализа входного кода обратной связи (фнг. 7) содержит регистр 62 маски, регистр 63 инвер сии, регистр 64 кода обратной связ сумматор 65 по модулю два (82), элементы И 66 первой грхпцы (82И) элементы И 67 второй группы () триггер 68 разрешения готовности, элемент ИЛИ 69 формирования готовности (ВИЛИ), элемент ИЛИ 70 формирования конца обмена (ВИЛИ), эле мент И 71 разрешения готовности (2 триггер 72 готовности, вход 73 кода обратной связи боюка, вход 74 данных блока, вход 75 записи кода настройки блока, вход 76 записи сода режима блока, вход 77 сброса блока, выход 78 готовности блока и выход 79 конца обмена. Блок 7 фop fиpoвaния выходного кода обратной связи (фиг, 8) содер жит регистры 80-85 управления, эле менты И 86, В7 и В8 цервой, второй и третьей груц.ц, элементы ИЛИ 89 группы автоматического кода управления (8ЗИЛИ), дешифратор 90 адреса регистра управления, формирователь 91 импульсозз готовности, триггер 92 разрешения управления по записи, триггер 93 разрешения у равления по чтению, триггер 94 разрешегши управления по готовност элементы И 95-97 разрешения управления по записи (2И), цо чтению (2И), по готовности (2И), элемент ИЛИ 98 автоматической записи кода управления (ЗИЛИ), вход 99 данных блока, вход 100 записи кода настро ки блока, вход 101 записи кода режима блока, вход 102 выборки кода обратной связи по готовности блока вход 103 выборки кода обратной связи при чтении блока, вход 104 в борки кода обратной связи при записи блока, выход 105 данных блока 210 и выход 106 сопровождения данных блока, Блок 2 приема данн1)1х от процессора представляет собой блок стандартных шинных формирователей, блок 8 передачи данных процессору является коммутирующей управляемой схемой, подключающей к своей выходной шике 37 данных один из трех информационных входов в зависимости от (управляющего сигнала. Блок 1 дешифрации К(манд центральной системы предназначен для приема команд процессора по шине 25 команд процессора и формирования по ним внутренних управляющих команд устройства. Блок приема данных связывает- выходную шину данных процессора с внутренней шиной данных устройства. Данные, поступающие из процессора по входной шине данных, в зависимости от сопровождающих их команд записи предназначены либо для установки требуемых режимов работЕ) устройства, либо для настройки блоков устройства на заданный алгоритм обмена информацией с заданным устройством ввода- вывода (ВУ), либо передачи ее в ВУ. Блок 8 передачи данных центральной системы предназначен для передачи данных по выходной шине даннь х в процессор по командам чтения, получаемым из устройства ввода-вывода или сформирванных внутри устройства сопряжения. Блок 3 фор1чирования сигна;та прерывания предназначен для формирования сигнала прерывания, сообщающего по выходу 43 прерывания процессору о готовности устройства сопряжения продолжать обмен информацией с устройством ввода-вывода. В регистрах 4 и 9 формируется две группы независимых параллельных каналов передачи данных в устройство ввода-вывода по шине выходной информации и управляющему выходу. Разрядность этих регистров определяется количеством линий сжны данных. Регистр 9 в отличие от регистра 4 имеет два выхода данных и соответственHCJ два входа записи, т.е. кроме функции хранения данных регистр 9 выполняет функцию мультиплексирования данных, поступающих по первому или второму его входам. Два входных регистра (информационный 5 и управляющий 10) формируют две группы независимых паралле льных каналов 111 приема данных устройства ввода-вывода по шине входной информации и управляющему входу. Обе регистра вы полняют функции хранения данных и имеют разрядность, равную разряднести выходных регистров устройства Входные регистры, кроме того, содержат управляющие схемы, позволяющие в зависимости от записанного в них кода режима независимо разрешать илизапрещать функцию фиксации данных в этих регистрах. I Выходы этих регистров связаны с соотве гствуюш 1ми входами блока 8 передачи данных;. Выход регистра 10 связан также с входом кода обратной связи блока 6 для выполнения функции универсального автономного управления устройством ввода-вывода. Блок 6 предназначен для определения момента появления на заданных выходных управляющих каналах устройст ввода-вывода, поступающих на управляющий вход 61 регистра 10, сигналов заданной формы, формируюпу х определенный входной код обратной связи. В момент сформирования задан ного кода на выходе этого блока вырабатывается сигнал готовности, обеспечивающий замыкание внутренней обратной связи, реализующей функцию универсального автономного управления и выполняющий ряд других независимых функций внутреннего управле ния. Блок 6 определяет также момент появления на заданных выходных управляющих каналах устройства вводавывода, поступающих на управляющий вход 61 регистра 10, сигналов задан ной формы, формирующих определенный входной код обратной связи, который формирует на выходе блока сигнал конца обмена, поступающий на блок 8 передачи данных, и сообщает процессору о конце обмена с устройством ввода-вывода. Блок 7 формирования выходного кода обратной связи предназначен для формирования на его выходе данных кода, определяемого сигналами, поступающими по его входам выборки, и для выборки на выходе сопровождения сигнала для переписи этих кодов в выходной управляющий регистр. Устройство работает следующим образом. В исходном состоянии все внутрен ние автономные функции устройства 12 запрещены. С точки зрения процессора устройство представляет собой два независимо адресуемых выходных регистра 4 и 9 и два входных регистра 5 и 10. По командам записи данных в регистры 4 или 9 данные, поступающие из процессора по входной шине данных через блок 2, запоминаются в одно из указанных регист ров с помощью сигналов, поступающих по их входам записи данных. По командам чтения данных, поступающих на вход чтения блока 8, информа1: ия, снимаемая с регистра5 или 10, в зависимости от адреса, указанного в команде, поступает в процессор. Основным режимом работы устройства является режим с использованием функций, выполняемых блоками 6 и 7, обеспечивающими режим универсального автономного управления устройством ввода-вывода. По командам записи кода режима блоки 6 и 7 включаются в работу. Кодь режимов поступают по входам данных независимо, разрешая или запрещая формирование сигнала готовности (ГТ) блока 6 и любую из выборок кода обратной связи по соответствующим входным командам выборки в блоке 7. Перед началом обмена информацией блоки 6 и 7 программно настраиваются на заданный алгоритм управления ВУ путем записи в них по соответствующим командам записи кодов настройки, поступающих по входным шинам данных этих блоков. Причем установка режима и настройка устройства осуществляется только один раз, после чего обмен выполняется всего по одной команде чтения или записи информации. По команде записи данных информационный байт, передаваемый из процессора, помещается в регистр 4. Одновременно по этой же команде осуществляется выборка из блока 7 управляющего байта запроса устройства ввода-вывода. После этого процессор освобождается от обслуживания устройства. По коду запроса устройство ввода-вывода включается в работу, читая информационный байт, записанный в регистр 4. Закончив цикл работы, ВУ выставляет код подтверждения, появляю цийся на выходе входного регистра 10 и затем на входе кода обратной связи блока 6, на выходе которого формируется сигнал готовности ГТ. По этому сигналу в блоке 7 осуществляется выборка нового кода обратной связи, передаваемого в регистр 9, автокатически снимается выставленный запр и/или устанавливается при необходимости новый. Одновременно сигнал готовности ГТ поступает в регистры 5 и 10, фиксируя поступаю1цие в них данные из ВУ, если соответствующие функции, реализуемые в этих регистрах, разрешены кодами режима. Кроме того, сигнал готовности поступает на вход готовности блока 8 и в блок 3, Последний вырабатывает на входной управляющей шине процессора сигнал 43 прерывания, если заданная функция разрешена кодом режима, предварительно записаншям в блок. Процессор узнает о готовности устройства либо программно (анализируя сигнал готовности с помощью команды чтения ГТ) , либо через мезанизм црерьгеания. Получив готовность, процессор выдает следующую команду записи на устройство, передавая очередной информационный байт Чтение данных, поступающих из ВУ Б процессор, происходит в следующей госледолательности. Устройство ввод вывода выставляет очередной информа ционный бс)йт, поступающий в регистр 5по иине 52 входной информации, i по одной или нескольким входным управляю: ;,.- шинам КОД запроса, пост пающий п рргистр 10. Код запроса с аьиола этого регистра поступает на )зхол кода обратной связи блока 6 Б момемт появления требуемого кода на выходе этого блока формируетс сигнал готовности ГТ, выполняющий те же функции, как и при записи информации, Из блока 7 выбирается код обратной связи .и записьп ается в выходной управляювдгй регистр, сообщая ВУ о занктостм устройства. Приняв сигнал готовности из устройства одним из указанных ранее способов, процес сор выдает команду чтения,, обеспечр1вающую передачу через блок 8 даннык, поступающих в регистр 5. Одновременно из блока выбирается новый код с. поступающий в регистр 9для указания устройству ввода-вывода 06освобождении устройства для прие ма следующего информационного байта Вход сброса блока 6 используется для сброса установленного внутренне го сигнала готовности после того, 14 как процессор воспринял его. Сброс осу1цествляется Ю команде записи для записи данных из устройства . В отлчиие от прототипа в предлагаемом устройстве реализована возможность работать с ВУ, выставляюищми после последнего информационного байта код конп,а обмена. Работа устройства npiL этом происходит следующим образом. После вьщачи последнего информационного байта в процессор ВУ выставляет по входным управляюгцим шинам 61 код конца обмена, поступающий в регистр 10, Код конца обмена с выхода это1о регистра поступает на вход кода обратной связи блока 6. В момент появления требуемого кода на выходе этого блока фop Iиpyeтcя сигнал конца обмена, поcтyпaюш IЙ на вхоп блока 8 и сообщающий процессору о завершении процесса выдачи данных из ВУ. Предлагаемая структура чтения и данных, передаваемых через устройства сопряжения, является наиболее характерной для больи инства КУ, однако не единственно возможной для данного устройства. В частности, всегда независимо от использования этой функции можно записать любой код s регистр 9 или прочесть код, хранящийся в регистре 10, не изменяя режимов работы устройства. Любая из внутренних управляю1:Ц1х функций фиксации в регистре 5 и 10, -функция выборки кода обратной связи из блока 7 и функция прерывания может быть разрешена или запрещена независимо от других, Ц,пя большинства ВУ, имелоящх байтовый формат передачи данных, обыч1ЮЙ конфигурацией устройства сопряжения -является конфигурация, содержания один параллельный восьмиразрядный входной регистр для обмена данными и набор входных и ныходных упр-авляющих каналов, содержащий от 2 до 16 лин1-:й. Поэтому конфигурация дан1юго устройства зафиксирована: регистры 4 и 9 всегда выдают данные на ВУ, а регистры 5 и 10 всегда принимают данные от ВУ, Все регистры имеют одинаковую разрядность. За счет программно настраиваемых блоков 6 и 7 управляющий режим работы устройства универсален, В предлагаемом устройстве реализуется внутренняя автономная много151канальная с перекрестной коммутацией каналов функция управления. Блок 6 анализа входного кода обратной связи, предварительно настроенный на заданный код, позволяет зафиксировать момент появления определенного фронта сигнала на одном или р.ескольких входных каналах входного управляющего регистра для выработки сигналов готовности и кода обмена. При этом независимо управляются к.чк сами поТ1ярности фронтов, так и номера каналов. Блок 7 формирования выходного кода обратной связи позволяет по од ному из входньгх сигналов выборки установит, в регистре 9 любой (наперед запакньй) код, формируя тем самым любой уровень на любом выходном управляющем канале. В результа |те автономно (без участил процессора) реализуется универсальное внутр }iee многоканальное с перекрестной коммутацией каналов управление ВУ. Блоки устройства работают следую ш,;м образом. Элементы И 11 и 12 приема комакдь записи и приема команды чтения блока i предназна- ены для приема с управляющей шины процессора сигналов записи и чтения, обращенных к данному устройству. Дешифратор 13 длл деиИфрации двух линий адресной шины процессора и для управления элементами И 1ii-17 команд записи и группой элементов И 18 команд чтения. По команде записи, обращенной к данному устройству, ащрес, установленный на входе дешиф ратора 13, открь вает только один из элементов И 14-17. В результате сигнал записи с выхода злеменаа И 1 проходит на выход только одног из указанных элементов И, формируя только один из внутренних сигналов з.чписК; записи информации, записи управления, записи режима или запис настройки. По сигналу записи информации, снимаемому с выхода 19 блока информационный восьмиразрядный код с В утренней шины дописывается в регистр 4. По сигналу записи управления, снимаемому с выхода 20 блока этот код записывается в регистр 9. По сигналу записи режима, снимаемому с выкода 21 блока, значения отдельных разрядов кода, установленно на шине данных, записываются в соот ветствующие триггеры разрешения блоков 3, 5, 5, 7 и 10. По сигналу записи настройки, снимаемому с выхода 23 блока 1, значения четьфех младших разрядов кода шины даншлх записываются в регистр маски блока 6 или в один из шести регистров управления блока 7. При этом старшие разряды кода шины данных используются для адресации этих регистров. По команде записи также независимо от значения адреса на выходе дешиф- ратора 13 форм11руется на выходе 24 блока 1 сигнал сброса триггера готовности в блоке 6. По команде чтения, обращенной к данному устройству, на втором входе группы 18 элементов И команд чтения появляется сигнал чтения. Группа 18 состоит из трех элементов И. управляемых с выхода дешифратора 13. На выходе группы 18 могут формироваться три сигнала чтения: чтения информации, чтения управления и чтения готовности, определяемье тремя значениями адреса: адреса информации, адреса управления и адреса готовности соответственно. Сигнал чтения с вьгхода 22 блока 1 , определяемый адресом информации, управления или готовности, управляет передачей в процессор или информационного кода из регистра 44, или управляющего кода из регистра 53, или кода готовности из триггера 72 готовности. Группь; 26 и 27 элементов И передачи управляющего кода блока 8 (фиг-. 3) предназначены для передачи в процессор из ВУ информационного или управляющего кодов соответственно. Элемент И 28 передачи готовности предназначен для передачи в процессор сигнала готовности, формируемого внутри устрйоства (в блоке 6) по управляющему коду. Передачи через указанные элементы 26, 27 и 28 синхронизируются управляющими- сиг-налами чтения, снимаемыми с входа 35 чтения блока 8. По сигналу чтения, определяемому адресом информации или адрёсом управления, восьмиразрядный информационный код, посту паюший на вход 32, или восьмиразрядный втравляющий код, поступающий на вход 33, проходит через блоки 26 и 27 соответственно. Причем младшие семь разрядов информационного 1711 рши управляющего кодов поступают на группу 29 элементов Ш1И, а старший восьмой разряд поступает на элемент ИЛИ 30, на один из входов которого поступает сигнал готовности, синхронизированный на элементе И 28 сигнгшом чтения, определяемым адресом готовности. Регистр 31 пер дачи обмена предназначен для передачи в процессор сигнала конца обмена, формируемого внутри устройства Св блоке 6) по управляющему коду, передача через указанный регистр не синхронизирована. Триггер 39 разрешения прерьгвания блока 3 (фиг. 4) предназначен для запоминания одноразрядного признак разрешения формирования запроса прерывания к процессору. Если триг гер 39 находится в единичном состо НИИ, элемент И 38 разрешения прерывания проп-ускает сигнал готовности, снимаемый с входа 42 установки блока. Если этот триггер находится в нулевом состоянии, элемент И 38 закрьгт и сигнал готовности блокируется . Признак разрешения записыв егся в триггер 39 .с опреде,аен}юго разряда шины данных, поступающего на вход 40 кода режима, по сигналу записи режима, поступающему на яход 41 записи кода режима. Конструкгивю регистры 5 и 0 (фиг, 5 и 6) выполнены идентично. Иггформационяый 44 и управляющий 53 регистры приемника С1тужат для прием и хранения кодов, поступающих от ВУ инфорка хиояного и управляющего соот ветственно. Триггеры 45 и 54, элементы КЕ 46 и 35 и элементы ИЛИ 47 и 5Ь фиксации предназначены для упр лгг,-;:я по си налу готовности Е регис 1рах 44 и 53 соответственно Призн.дК рлзрешения фиксации записываются в триггеры 45 и 54 с определенных разрядов игины данных, пост пающих ка входы 48 и 57, по сигналу записи режима, поступающему на входы 49 и 58 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие элементы ИЛИ поступают на входы регистров, отключая функци фиксации. Если на выходах триггеров разрешения - нулевые сигналы, то значения сигналов на входах регистров 44 и 53 определяются сигналом готовности, подаваемым на входы 50 и 59 фиксации данных соответственно. В момент перехода сигнала готовности из нулевого значения в единичное Ш входах регистров устаназливаотся нулевой сигнал, фиксирую:1г й данные, храняюищеся в этих регистрах. Блок. 6 (фиг. 7) в слючает в себя память для хранения кода маски, регистр кода обратной связи, регистр инверсии, схемы маскирования кода обратной связи, схему формирования выходного сигнала готовности и схему формирования вьгходного сигнала гсонi;a обмена. Восьмиразрядный регистр 62 маски пре/цназначеи для хранения восьмиразрядного кода ., упоавляющего элементами первой 66 и второй 67 груип И маскирования. Код в регистр записывается с шины данных, сниг- аемых с входа 74 данных. Запись в регистр синхронизируется сигналом записи настройки, поступаю1ДИМ с входа 75. Регистр Ь4 кода обратной связи гфедназначен для записи восьмиразрядного кода обратной связи, поступаюигего с вхг;да 73 кода обратной связи. регистр ин-;-: версии записывается восьмиразряднь Й код иьшерсии, поступаюи{ий по входу 74 данных, который с помощью сумматора 65 сложения по модупю два инвертирует необходикые разрядь кода обратной связи. Схемы маскирования выполнены на элементах И 67 и элементе HJDi 69 для сигнала готовности и на элементах И 66 и элементе ШИ 70 для сигнала конца г-бмена , Ка выходе элемента i-ШИ 69 пропускается дизъюнкция тех прямых или иниерсных значе-НИИ разрядов, снимаемъ1х с входа 73, которым соответ-твуют единичные значения разрядов код.с маски. На выХОД1 элемент, ИТ.И 70 пропускается дизъюнкция тех прягчых или иньерсных значений разрядов, снимаемых с в;ода 73, соторьги соответст нуле значения разрядов кода маски. Эта схема также является схемой формирования сигнала конца обмена, так как при заданном коде обратной связи она формирует сиг;1ал конца обмена, поступающий на выход 79 конца обмена. Схема формирования вькодного сигнала готовности включает в себя триггер 72 и элемент И 7 разрешения готовности. ,Цля фиксации момента появления готовнссти, т.е. заданного кода обратной связи, может быть использован стандартный триггер с синхронизируюпщм входом запис Выход элемента И 71 в этом случае должен быть подключен к синхронизирующему входу триггера. При единичном значении выходного сигнала триггера 68сигнал с выхода элемента ИЛИ 69 проходит через элемент И 71 и запоминается в тригг ре 72, в противном случае этот сигнал блокируется и, следовательно, сигнал готовности на выходе 78 гото ности блока 6 не формируется. Призн разрешения записывается в триггер 68 с определенного разряда шины данных, поступающего на вход 74 блока, по сигналу записи режима, поступайщему на вход 76 записи кода режима. Триггер 72 сбрасываетс по сигналу, поступающему с входа 77 сброса блока. Блок 7 (фиг. 8) содержит память для хранения выходных кодов обратной связи (управляющих кодов, передаваемых в регистр 9), схему вы борки из этой памяти и схему формирования сигнала записи этих данных в регистр 9. Три пары четырехразрядных регистров 80-85 управления образуют три регистра для хранения восьмиразрядных кодов управления при записи, при чтении и по готовно ти соответственно. Коды в эти регистры записываются с четырех млад ших разрядов шины данных, снимаемых с входа 99 данных. При этом старшие четьфе разряда шины, снимаемые с это го входа, поступают на второй вход дешифратора 90, предназначенного для указания номера регистра, в кот рый производится запись кода. Запис в регистры синхронизируется сигналом записи настройки, поступающим с входа 100 на дешифратор. Схема выборки данных вьшолнена на трех группах элементов И 86-88 и на элементах ИЛИ 89. При подаче на входы элементов И 86-88 сигналов выборки с входов 103 и 104 и с выхода формирователя 91 на выходах этих элементов И и на выходе 105 появятся коды управления по записи, по чтению и по готовности соответственно. Причем формирователь 91 служит для формирования короткого импульса по сигналу готовности, поступающему с входа 102 выборки кода обратной связи по готовности блока. Схема формирования сигнала записи включает в себя элемент ШШ 98, элементы И 95, 96 и 97 и три триггера 92, 93 и 94. При единичных значе-ниях выходных сигналов этих триггеров сигналы, поступаюшяе с входов 103 и 104 и с выхода формирователя 91, проходят через элементы И 95, 96 и 97 и формируют на выходе элемента ИЛИ 98 и на выходе 106 сигнал для записи кода обратной связи в регистр 9. При нулевых значениях выходных сигналов триггеров формирование сигнала на выходе 106 блока 7 блокируется. Признаки разрешения записываются в триггеры 92, 93 и 94 с определенных разрядов шины данных, поступающих на вход 99. В предлагаемом устройстве по сравнению с прототипом расширены функциональные возможности за счет введения схем обработки сигнала конца обмена, это расширяет область применения устройства, так как оно может теперь работать с ВУ, выдающими после окончания обмена сигнал конца обмена, в частности, со всей периферией ЕС ЭВМ. Кроме того, устройство позволяет увеличить пропускную способность по сравнению с прототипом, поскольку после приема последней посыпки процессору не надо терять времени на выдачу запроса в ВУ и ожидание определенного для каждого конкретного ВУ кванта времени до получения сигнала готовности, чтобы, не получив его, процессор отключился от работы с данным ВУ. В предлагаемом варианте процессор сразу отключается от ВУ, получив после последней посылки из устройстваввода-вывода сигнал конца обмена.

t

11

T-T1

I

Лш

50

Фиг.5

60

Фиг.6

W6.

105

ui.8