Устройство для сопряжения процессораС уСТРОйСТВАМи ВВОдА-ВыВОдА Советский патент 1981 года по МПК G06F3/04 

1

Изобрсгтение относится к области вычислительной техники и может быть испрльзовано, например, в агрегатных системах сбора и обработки информации и управляющих вычислительных системах.

Известны устройства для сопряжения ЦВМ с внешними устройствами fl, содержащие; регистр связи, блок анализа, блок адреса, блок модификации адресов, регистр управляющего слова, дополнительный регистр управляющего слова и буферный блок,

Недостаток этих устройств состоит в ограниченной области применения, так как они обеспечивают реализацию жестко заданного протокола обмена и не позволяют обеспечивать сопряу ен е устройств ввода-вывода, имеющих различные протоколы.

Наиболее близким к изобретению по сущности технического решения является универсальное устройство сопряжения центральной и периферийных систем (2), содержащее блок дешифрации команд центрашьной системы, блок приема данных центральной системы, блок передачи данных центральной системы, блок формирования сигнала прерывания, буфер выходной информационный, буфер выходнол управляющий, буфер входной информационный, буфер входной управляющий, групповые блоки управления. Выход блока приема данных центральной системы соединен со входом буфера выходного информационного, с первым входом данных буфера выходного управляющего, со входом буфера входного управляющего, со входом буфера входного информационного и со входом кода режима блока формирований сигнала прерывания. Вход записи кода режима блока формирования сигнала прерывания подключен к третьему выходу блока дешифрации команд центральной системы и ко входам записи кода режима буферов йХодных информационного и управляющего. Выходы буферов входных информационного и управляющего соединены соответственно с первйм и вторым входами данных блока передачи данных центральной системы.Вход чтения блока передачи данных цент Рсшьной системы подключен к четвертому выходу блока дешифрации команд центральной системы. Первый и второй выходы блока дешифрации команд центральной системы соединены соответственно со входом записи буфера выходного информационного и со входом записи данных буфера выходного управлянадего 2 .

Недостаток этого устройства состоит в ограниченной области применения, вследствие того, что в нем используются управляющие сигналы только заданной формы и только импульсного квитирования от устройств ввода-вывода,а также сброс сигналами квитирования только определенных выходных управляющих сигналов.

Кроме ,того, необходимости больших затрат времени центрального процессора на управление устройством при ввода-выводе каждого байта информации снижают в целом быстродействием системы.

Целью изобретения является расширение области применения устройства .

Поставле шая цель достигается тем, что в устройство, содержащее блок приема, данных, блок передани данных, блок дешифрации команд процессора, блок формирования сигналов прерывания, выходные и входные информационные и управляющие регистры, причем выход блока приема данных соединен со входом кода режима блока формирования сигнала прерывания,входами данных входного и выходного информацрюнных регистров и входного управляющего регистра и первым входом данных выходного управляющего регистра, первый и второй выходы блока дешифрации команд процессора подключены соответственно ко входам записи данных выходных информационного и управляющего регистров, третий выход - ко входам записи кода режима блока формирования сигнала прерывания и входных управляющего и информационного регистров, а четвертый выход - ко входу чтения блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляриего регистров, введены блок формирования выходного кода обратной связи и блок анализа входного кода обратной связи. Выход данных и выход сигнала сопровоходения данных блока формирования выходного кода обратной связи подключены соответственно ко второму входу данных и входу записи кода обратной связи выходного управляющего регистра.Вход выборки кода обратной л:вяэи при записи и при чтении, вход записи кода режима и вход записи кода настройки соединены соответственно с первым, четвертым, третьим и пятым выходами блока дешифрации команд процессора, вход данных - с выходом блока приема данных, а вход выборки кода обратной связи по готовности - со входами фиксации данных входных управляющего ц информационного регистров, входом

установки блока формирования сигнала прерывания, входом готовности блока передачи данных и выходом блока анализа входного кода обратной связи. Входы записи кода режима, кода настройки и вход сброса подключены соответственно к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход данных - к выходу, блока приема данных, а вход кода обр атной связи - к выходу входного управляющего регистра. Блок анализа входного кода обратной связи содержит дешифратор адреса регистра маски, первый вход которого соединен со входом записи кода настройки блока, второй вход - со входом данных блока и пе;рвыми входами первого - четвертого регистров маски и триггера разрешения готовности, а выходы - со вторыми входами соответствующих регистров маски, выходы которых подключены к первым входам элементов И группы, вторыми входами соединенных со входом обратной связи и входами элементов ПЕ группы, третьими входами - с выходами элементов НЕ группы, а выходами - с соответствующими входами элемента ИЛИ, выход которого подключен к первому входу элемента И, вторым входом сое диненного с выходом триггера разрешения готовности, второй вход которого является входом записи кода режима, а выходом - с первым входом триггера готовности, второй вход и выход которого являются соответственно входом сброса и выходом блока. Блок формирования выходного кода обратной связи содержит шесть регистров управления, первые входы которых подключены к соответствующим выходам дешифратора регистра управления, первым входом соединенного со входом .записи кода настройки блока, а вторым - со входом данных блока, вторыми входами регистров управления и первыми входами триггеров разрешения управления по записи, по чтению и по готовности, вторые входы которых -подключены ко входу записи кода режима блока, а выходы - соответственно к первым входам первого, второго и третьего элементов И, выходами соединенных с соответствующими входами элемента ИЛИ, выход которого является выходом сопровождения данных. Выходы первого и второго регистров управления соединенн с первыми входами соответствующих элементов И первой группы, вторыми входами подключенных ко второму входу первого элемента И и входу выборки кода обратной связи при записи блока. Выход третьего и четвертого регистров управления соединены с первыми входами соответствующих элементов И второй группы, вторыми

входами подключенных ко второму входу второго элемента И и входом выборки кода обратной связи при чтении блока. Выходы пятого и шестого регистров управления соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых подключены ко второму входу третьего элемента И и через формирователь импульсов ко входу выборки кода обратной связи по готовности блока. Выходы элементов И первой третьей групп подключены к соответствующим входам элементов ИЛИ группы выходы которых являются выходом данных блока.

На фиг.1 представлена структурная схема устройства; на фиг.2-8 - функциональные схемы блоков устройства.

Устройство содержит блок 1 деигифрации команд процессора, блок 2 приема данных, блок 3 формирования сигнала прерывания, выходной 4 и входной 5 информационные регистры, блок 6 анализа входного кода обратной связи, блок 7 формирования-выходного кода обратной связи, блок 8 передачи данных, выходной 9 и входной 10 управляющие регистры.

Блок 1 дешифрации команд процессора (фиг. 2) содержит коньюнктор 11 (элемент И) приема .команды записи (2И), коньюнктор 12 приема команды чтения (2И), дешифратор 13 адреса двухвходовой, KOHbiOHKTOp 14 команды записи информации (2И), коньюнктор 15 команды записи управления (2И), коньюнктор 16 команды записи режима (2и), коньюнктор 17 команды записи настройки (2И), блок коньюнкторов 18 команд чтении (3 х 2И), первый 19, второй 20, третий 21, четвертый 22, пятый 23. и шестой 24 выходы блока.

Блок 8 передачи данных содержит блок коньюнкторов (элементов и) 25 передачи информационного кода (8 X 2И), блок коньюнкторов 26 передачи управляющего кода (8 х 2И), коньюнктор 27 передачи готовности (2И), блок дизъюнкторов (элементов ИЛИ) 28 передачи данных процессору (7 X 2И), дизъюнктор (элемент ИЛИ) 29 передачи готовности процессору (3 или), первый 30 и второй 31 входы данных блока, вход 32 готовности блока И, вход 33 чтения блока.

На фиг. 4 показана одна из возможных реализаций блока формирования сигнала прерывания, содержащего коньюнктор 34 разрешения прерывания, триггер 35 разрешения прерывания, вход 36 установки блока, вход 37 кода режима блока, вход 38 записи кода режима блока.

На фиг. 5 показан пример реализации входного информационного регистр (буфера) 5, включающего регистр 39 приемника информационный, триггер 40 резрешения фиксации, элемент НЕ 41

фиксации, дизъюнктор 42 фиксации

(2 ИЛИ) , вход 43 данных блока, вход .

44записи кода режима блока, вход

45фиксации данных блока и выход

46блока.

На фиг. 6 приведены реализация входного управляющего регистра (буфера) 10, содержащего {Регистр 47 приемника управляюишй, триггер 48 разрешения фиксации, элемент НЕ 49 фиксации, дизъюнктор 50 фиксации

0 |(2ИЛИ), вход 51 данных блока, вход 52 записи кода режима блока, вход 53 фиксации данных, блока и выход 54 блока.

Блок 6 анализа входного кода об5ратной связи (фиг.7) содержит регистры 55-58 маски, элемент НЕ 59 группы, элементы И (коньюнкторы) 60 группы (16 X 2И) , (дизъюнктор) элемент ИЛИ 61 формированияготовности (16 или), элемент (коньюнктор) 62

0 разрешения готовности (2И), триггер 63 готовности, дешифратор 64 адреса регистра маски, триггер 65 разрешения готовности, вход 66 кода обратной связи блока, вход 67 данных бло5ка, вход 68 записи кода настройки блока, выход ь9 записи кода режима блока, вход 70 сброса блока и выход 71 готовности блока.

Блок 7 формирования выходного ко0да обратной связи (фиг. 8) содержит регистры 72-77 управления, элементы И (коньюнкторы) 7В, 79 и 80 первой, второй и третьей групп, элементы ИЛИ (дизъюнкторы) 81 группы автомати5ческого кода управления (8x3 ИЛИ), дешифратор 82 адреса регистра управления, формирователь 83 импульсов готоЕности, триггер 84 разрешения управления i.o записи, триггер 85

0 разрешения управления по чтению,триггер 86 разрешения управления по готовности, элементы И (коньюнкторы) 87-89 разрешения управления по записи (2И) по чтению (2и), и по готовности (2И), элемент ИЛИ (дизь5юнктор) 90 автоматической записи кода управления (3 ИЛИ), вход 91 данных блока, вход 92 записи кода настройки блока, вход 93 записи кода режима блока, вход 94 выборки

0 кода обратной связи по готовности блока, вход 95 выборки кода обратной связи при чтении блока, вход 96 выборки кода обратной связи при записи блока, выход 97 данных

5 блока и выход 90 сопровождения данных блока.

Блок 2 приема данных от процессора представляет собой блок стандартных шинных формирователей, блок 8 передачи данных процессору явля0ется коммутирующей управляемой схемой, подключаю1:1ей к своему выходу один из трех информацнонных входов в зависимости от управл. сиг5нала.

Блок 1 дешифрации команд центральной системы предназначен для приема команд процессора и формирования по ним внутренних управляющих команд устройства.

Блок 2 приема данных связывает выходную шину данньох процессора с внутренней шиной данных- устройства. Данные, поступающие из процессора, в зависимости от сопровождающих их команд записи предназначены либо для установки требуемых режимов ра.боты устройства/ либо для Застройки блоков устройства на заданный алгоритм обмена информацией с заданным устройством ввода-вывода (ВУ),либо для передачи ее в ВУ.

Блок 8 передачи данных центральной системы предназначен для передачи данных в процессор по командам чтения, получаемым от ВУ или сформированных внутри устройства сопряжения. Блок 3 формирования сигнала прерывания предназначен для формирования сигнала прерывания, сообщающего процессору о готовности устройства сопряжения продолжать обмен информацией с ВУ. В регистрах (буферах) 4 и 9 формируются две группы независимых параллельных каналов передачи данных в ВУ. Разрядность этих регистров определяется количеотвом линий шины данных.Буфер 4 в отличии от буфера 9 имеет два входа данных и- соответственно два вх да записи, т.е. кроме функции хранения данных, буфер 9 выполняет функцию мультиплексированию данных,поступающих по первому или второму его входам. Два входных регистра (буфера) информационный 5 и управляющий 10 Сформируют две группы независимых параллельных каналов приема данных ВУ. Оба регистра выполняют функции и хранения данных и имеют разрядност равную разрядности выходных регистро устройства. Входные регистры, кроме того, содержат управляющие схемы,позволяющие в зависимости от записанного в них кода режима независимо разрешать или запрещать функцию фиксации данных в этих регистрах.

Выходы этих регистров связаны с соответствующими входами блока 8 передачи данных. Выход регистра ID связан также с входом кода обратной связи блока б анализа входного кода обратной связ для выполнения функции универсального автаноммого управления ВУ. Блок 6 анализа входного кода обратной связи предназначен для определения момента появления на заданных выходных управляющих каналах ВУ, поступающих на регистр 10, сигналов заданной формы, формирующих определенный входной код обратной связи. В момент сформирования заданного кода на выходе этого блока вырабатывается сигнал готовности, о-беспечивающий замыкание внутренней обратной связи, реализукхцей функцию универсального автономного управления и выполняющий, ряд других независимых функций внутреннего управления. Блок 7 формирования выходного кода обратной связи предназначен для формирования на его выходе данных кода, определяемого сигналами, поступающими по его входам выборки, и для выработки на выходе сопровождения сигнала для переписи этих кодов в выходной управляющий регистр.

Устройство работает следующим образом.

В исходном состоянии, все внутренние автономные функции устройства запрещены.

С точки зрения процессора устройство представляет собой два независимо адресуе 1ых выходных регистра 4 и 9 и два входных регистра 5 и 10.

По командам записи данных в регистр 4 или 9 данные, поступающие из процессора через блок 2, запоминаются в одном из указанных регистров с помощью сигналов, поступающих по их входам записи данных. По командам чтения данных, поступающим на вход чтения блока 2, информация, снимаемая с регистра 5 или 10, в зависимости от адреса, указанного в команде , поступает в процессор.

ФУНКЦИИ фиксации данных в регистрах 5 и 10, функции внутреннего автономного управления, а также функция прерывания.не используются. Этот режим идентичен режиму О прототипа.

Основным режимом работы устройства является режим с использованием функций, выполняемых блоками б и 7, обеспечивающими режим универсального автономного управления ВУ.

По командам записи кода режима блоки 6 и 7 включаются в работу.Коды режимов поступают по входам данных, независимо разрешая или запрещая формирование сигнала готовности (ГТ) блока 6 и любую из выборок кода обратной связи по соответствующим входным командам выборки в блоке 7.

Перед началом обмена информацией блоки 6 и 7 программно настраиваются на заданный алгоритм управления ВУ путем записи в них по соответствующим командам записи кодов настройки, поступающих по входным шинам данных этих блоков. Причем установка режима и настройка устройства осуществляются только один раз,после чего обмен выполняется всего по одной команде чтения или записи информации .

По команде записи данных в информационный байт, передаваемый из процессора, помещается в регистр 4. Одновременно по этой же команде осуществляется выборка из блока 7 уп равляющего байта запроса ВУ. После этого процессор освобождается от обслуживания устройства.

По коду запроса ВУ включается в работу, читая информационный байт, записанный в регистре 4. Закончив цикл работы, ВУ выставляет код подтверждения, проявляющийся на выходе входного регистра 10 и затем на входе кода обратной связи блока 6, на выходе которого формируется сигнал готовности ГТ.

По этому сигналу в блоке 7 осуществляется выборка нового кода обратной связи, передаваемого в регистр 9, автоматически снимается выставленный запрос, и/или устанавливая при необходимости новый.

Одновременно сигнал готовности Г поступает в регистры 5 и 10,,фиксир поступающие в них данные из ВУ,если соответствующие функции, реализуемы в этих регистрах, разрешены кодами режима. Кроме этого, сигнал готовности поступает на вход ГТ блока 8 в блок 3. Последний -вырабатывает на входной управляющей щине процессора сигнал прерывания, если данная функция разрешена кодом режима, предвартельно записанным в блок,

Процессар узнает о готовности устройства либо программно (анализируя сигнал ГТ с помощью команды чтения ГТ), либо через механизм прерывания. Получив готовность, процессор выдает следующую команду записи на устройства, передавая очереной информационный байт.

Чтение данных, поступающих из ВУ в процессор, происходит в следующей последовательности. ВУ выставляет очередной информационный байт, поступающий в регистр 5, и по -одной или нескольким входным управляющим шинам код запроса, поступающий в регистр 10. Код запроса с выхода этго регистра поступает на вход кода обратной связи блока 6.В момент появления требуемого кода на выходе этого блока формируется сигнал готовности ГТ, выполняющий те же функции, как и при записи информации.

Из блока 7 выбирается код обратной связи и записывается в выходной управляющий регистр, сообщая ВУ о занятости устройства. Восприняв сигнал готовности из устройства одним из указанных ранее способов,процессор выдает команду чтения, обеспечивающую передачу через блок 8 данных, поступающих -из регистра 5. Одновременно из блока 7 выбирается новый код, поступающий в регистр 9 для указания устройству ввода-вывода об освобождении устройства для приема следующего информациолного байта.

Вход, сброса блока 6 используется для сброса установленного внутреннего сигнала готовности после того, как процессор воспринял его. Сброс осуществляется по каждой команде чтения для записи данных из устройства.

Описанная структура чтения и записи данных, передаваемых через устройство сопряжения является наиболее характерной для большинства ВУ,однако не единственно возможной для данного устройства.

В частности, всегда независимо от

o использования этой функции можно записать любой код в регистр 9 или прочесть код, хранящийся в регистре 10, не изменяя режимов работы устройства.

Любая из внутренних управляющих

15 функций функции фиксации данных в регистрах 5 и 10, функция выборки кода обратной связи из блока 7 и функция прерывания может быть разрешена или запрещена незави0симо от других.

Важно отметить отличия, носящие не принципиальный характер, между данным устройством и устройствомпрототипом.

В прототипе реализуются три режима

5 работы, причем в первых двух режимах можно .управлять направлением включения регистров группы А и группы В.

Однако для большинства ВУ, байтовый формат передачи данных,

0 обычной конфигурацией устройства сопряжения является конфигурация, со-, держащая один параллельный восьмиразрядный выходной регистр, один параллельный восьмиразрядный входной

5 регистр для обмена данными и набор входных и выходных управляющих каналов, содержащий от 2 до 16 линий.

Поэтому конфигурация данного устройства зафиксирована: регистры 4 и

0 9 всегда выдают данные на ВУ, а регистры 5 и 10 всегда принимают данные от ВУ. Всерегистры имеют одинаковую разрядность.

В результате в устройстве возможен широкий набор режимов работы,

5 перекрывающий все возможные режимы прототипа (кроме двунаправленного режима), а также создающий новые возможности по управлению широким классом ВУ.

0

Введенные программно настраиеваемые блоки, блок анализа входного кода обратной связи 6 и блок формирования выходного кода обратной связи 7, делают -управляющий режим ра5боты устройства универсальным.

В предлагаемом устройстве реализуется внутренняя, автономная, многоканальная с перекрестной коммутацией каналов функций управления.

Блок анализа выходного кода обОратной связи, предварительно программно настроенный на заданный код, позволяет зафиксировать момент появления определенного Фронта сигнала на одном или нескольких входных

каналах входного управляющего регистра. При этом независимо управляются как сами полярности фронтов, так и номера каналов.

Блок 7 формирования выходного кода обратной связи позволяет по одному из входных сигналов выборки установить в регистре 9 любой (наперед заданный) код, формируя тем самым любой уровень на любом выходном управляющем канале. В результате автономно (без участия процессора) реализуется универсальное внутреннее многоканальное с перекрестной коммутацией каналов управление ВУ.

Блоки устройства работают следующим образом.

Коньюнкторы 11 приема команды записи и 12 приема команды чтения блока 1 предназначены для приема с управляющей шины процессора сигналов записи и чтения, обращенных к данному ycTpoftcTBy. Дешифратор 13 служит для дешифрации, двух линий адресной шины процессора и для управления коньюнкторами 14-17 команд записи и блоком 18 коньюнкторов команд чтения. По команде записи, обращенно к данному устройству, адрес, установленный на входе дешифратора 13, открывает только один из коньюнкторов . В результате сигнал записи с выхода коньюнктора 11 проходит на выход только одного из указанных коньюнкторов, формируя только один и внутренних сигналов записи; записи информации, записи управления, записи режима или записи настройки. По сигналу записи информации, снимаемому с выхода 19 блока, информационный восьмиразрядный i код с внутренней шины записывается в регистр 4. По сигналу записи управления, снимаемому с выхода 20, этот код записывается в регистр 9. По сигналу записи режима, снимаемому с выхода 21 блока, значения отдельных разрядов кода, установленного на шине данных записываются в соответствующие триггеры разрешения блоков 3,5,6 и 7. По сигналу записи настройки, снимаемому с выхода 23 блока 1, значения четырех млади1их разрядов кода шины данных, записываются и один из четырех регистров маски блока 6 или в один из шести регистров управления блока 7. Приэтом старшие разряды (четыре) кода шины данных используются для адресации одного из этих десяти регистров. По команде записи также независимо от значения адреса на выходе дешифратора 13 формируется на выходе 24 блока 1 сигнал сброса триггера готовности в блоке б. По команде чтения, обращенной к данному устройству, на втором входе блока 18 коньюнкторов команд чтения появляе.тся сигнал чтения.

Блок 18 состоит из трех элементов И, управляемых с выхода дешифратора 13. На выходе блока 18 могут формироваться три сигнала чтения: чтения информации, чтения управления и чтения готовности, определяемые тремя значениями адреса: адреса информации, адреса управления и адреса готовности соответственно. Сигнал чтения с выхода 22 блока 1, определяемый адресом информации, управления или готовности, управляет передачей в процессор или информационного кода из регистра 39, или управляющего кода из регистра 47, или код готовности из триггера 63 готовности Кроме того, по сигналу записи информации или по сигналу чтения, определяемому адресом информации, осуществляются выборка из блока 7 соответствующего управляющего кода и запись его в регистр 9.

Блоки 25 и 26 элементов И (коньюнкторов) передачи управляющего кода блока 8 предназначены для передачи в процессор из ВУ информационного или управляющего крдов соответственно. Коньюнктор 27 передачи готовности предназначен для передачи в процессор сигнала готовности, формируемого, внутри устройства (в блоке 6) по управляющему коду. Передачи через указанные блоки 25,26 и 27 синхронизируются управляющими сигналами чтения, снимаемыми с входа 33 чтения блока 8. По сигналу чтения, определяемому адресом информации или адресом управления, восьмиразрядный информационный код, поступающий на вход 30 или восьмиразрядный управляющий код, поступающий на вход 31, проходит через блоки 25 или 26 соответственно. Причем младшие 7 разрядов информационного или управляющего кодов поступают на блок 28 дизъюнкторов, а старший восьмой разряд поступает на дизъюнктор 29, на одном из входов которого поступает сигнал готовности, синхронизированный на коньюнкторе 27 сигналом чтения, определяемым адресом готовности.

Триггер. 35 разрешения прерывания блока 3 предназначен для запоминания одноразрядного признака разрешения формирования запроса прерывания к процессору. Если триггер 35 находится в единичном состоянии, коньюнктор 34 раз эешения прерывания пропускает сигнал готовности, снимаемый со входа38 установки блока. Если этот триггер находится в нулевом состоянии, коньюнктор 34 закрыт и сигнал готовности блокируется. Признак разрешения записывается в триггер 35 с определенного разряда шины данных, поступающего на вход 36 кода режима, по сигналу записи

режима, поступающему на вход 37 записи койа режима. . Конструктивно регистры 5 и 10 выполнены идентично. Информационный

39и управляющий 47 регистры приемника служат для приема и хранения кодов, поступающих от ВУ, информационного и управляющего соответственно. Триггеры разрешения 40 и 48, элементы НЕ 41 и 49 и дизьюнкторы 42 и 50 фиксации предназначены для управления защелкиванием по сигналу готовности данных в регистрах 39 и 47 соответственно.Признаки разрешения фиксации (или защелкивания) записываются в триггеры

40и 48 с определенных разрядов шины данных поступакхцих на входы 45 и 51, по сигналу записи режима,поступающему на входы 44 и 52 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие дизъюнкторы поступают на входы регистров, отключая функцию фиксации. Если на выходах триггеров разрешения - нулевые сигналы, то значения сигналов

на; входах регистров 39 и 47 определяются сигналом готовности, подаваемым на входы 45 и 53 фиксации данных соответственно. В момент перехода сигнала готовности из нулевого значения в единичное на входах регистров устанавливается нулевой сигнал, фиксирующий Данные, хранящиеся в этих регистрах.

Блок 6 включает в себя память для хранения кода маски, схему маскирования прямых и инверсных значении разрядов кода обратной связи и схему формирования выходного сигнала готовности. Четыре четырехразрядных регистра 55-58 маски предназначены для хранения 16-разрядного кода маски, управляющего элементами И 60 маскирования. Коды в регистры записываются с четырех младших разрядов шины данных, снимаемых с входа 67 данных. При этом старшие четыре разряда кода, снимаемые с этого же входа,поступают на второй вход дешифратора 64, предназначенного для указания номера регистра, в который производится запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с вход 68. Схема маскирования выполнена на элементах и 60 и элементе ИЛИ-61. На выходе которого пропускается дизъюнкция тех прямых или- инверсных значений разрядов, снимаемых с входа 66 и с выхода элементов НЕ 59, которым соответствуют единичные значения разрядов кода маски.

Схема формирования выходного сигнала готовности включает в себя триггер 63 и элемент И 62 разрешения готовности. Для фиксации момента появления готовности, т.е. згщанного кода обратной связи, может быть-, использован стандартный триггер с : синхронизирующим входом записи. Выход элемента И 62 в этом случае должен быть подключен к синхронизирующему входу триггера.

При единичном значении выходного сигнала триггера сигнал с выхода дизьюнктора 61 проходит через конъюнктор 62 и запоминается в триггере 63, в противном случае этот

0 сигнал блокируется, и следовательно, сигнал готовности на выходе 71 готовности блока 6 не формируется.Признак разрешения записывается в триггер 65 с определенного разряда шины данных, поступающего на вход 67 блока,по сигналу записи режима, поступающему на вход 69 записи кода режима. Триггер 63 сбрасывается по сигналу, поступающему с входа 70 сброса блока.

0

Блок 7 содержит память для хранения выходных кодов обратной связи (управляющих кодов, передавае ых в регистр 9), схему выборки из этой памяти и схему формирования сигнала записи этих данных в регистр 9. Три пары четырехразрядных регистров управления 72-77 образуют три регистра для хранения восьми разрядных кодов управления при записи, при чтении и по готовности соответственно. Коды в эти регистры записываются с четырех младших разрядов шины данных, снимаемых с входа 91 данных. При этом старшие четыре разряда шины, снимаемые с этого входа, поступают на второй вход дешифратора 82, предназначенного для указания номера регистра, в которы производится запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с входа 22 на дешифратор.

Схема выборки данных выполнена на трех группах элементов И 78-80 и элементах ИЛИ 81. При подаче на входы элементов И 78-80 сигналов выборки с входов 95 и 96 и.с выхода формирователя 83 на выходах этих элементов И и на выходе 97 появятся коды управления по записи, по чтению или по готовности соответственно. Причем формирователь 83 служит для формирования короткого импульса по сигналу готовности, поступающему с входа 94 вЫборки кода обратной связи по готовности блока.

Схема формирования сигнала записи включает в ce6rf элемент ИЛИ 90 .элементы И 87, 88 и 89 и три триггера 84, 85 и 86. При единичных значениях выходных сигналов этих триггеров сигналы, поступающие с входов 96,95 и с выхода формирователя 83, проходят через элементы И 87, 88 и 89 и формируют на выходе элемента ИЛИ 90 и на выходе 98 сигнал для записи кода обратной связи в регистр 9. При нулевых значениях вьоходных сигналов триггеров формирование сигнала на выходе 98 блока блокируется. Признаки разрешения записываются в триггеры 84,85 и 86 определенных разрядов шины данных, поступающих на вход 91.

Таким образом, область применения устройства расширена за счет предоставления возможности настройки интерферента применительно с конкретными ВУ, подключенными к данному устройству. При этом по сравнению с прототипом устройство имеет более высокое быстродействие.

Формула изобретения

1. Устройство для сопряжения процессора с устройствами ввода-вывода, содержащее блок приема данных, блок передачи данных,блок дешифрации, команд процессора, блок формирования сигналов прерывания, выходные и входные информационные и управляющие регистры, причем выход блока приема данных соединен со входом кода режима блока формирования сигнала прерывания, входами данных входного и выходного информационных регистров и входного управляющего регистра и первым входом данных выхоного управляющего регистра,первый и второй выходы блока дешифрации команд процессора подключены соответственно ко входам записи данных выходных информационного и управляющего регистров, третий вьоход - ко входам записи кода режима блока формирования сигнала прерывания и входных управляющего и информационного регистров, а четвертый выход - ко вход чтения блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляющего регистров, отлИЧашщееся тем, что, с целью расширения, области применения устройства, в него введен блок формирования выходного кода обратной связи и блок анализа входного кода обратной связи, причем выход данных и выход сигнала сопровождения данных блока формирования выходного кода обратной связи соединен соответственно со вторым входом данных и входом записи кода обратной связи выходного управляющего регистра,входы выборки кода обратной связи при записи и при чтении, вход записи кода режима и вход записи кода настройки - соответственно с первым,четвертым, третьим и пятым выходами блока дешифрациИ команд процессора, вход данных - с выходом блока приема данный, а выход выборки хода обратной связи по готовности - со входами

фиксации данных входных управляющего и информационного регистров,входом . установки блока формирования сигнала прерывания, входом готовности блока передачи данных и выходом блока анат лиза входного кода обратной связи, входы записи кода, режима, кода настройки и вход сброса подключены соответственно к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход. данных - к

0 выходу блока приема данных, а вход кода обратной связи - к выходу входного управляющего регистра.

2.Устройство по п.1, о т л ичающееся тем, что блок ана5лиза входного кода обратной связи содержлт дешифратор адреса регистра маски, первый вход которого соединен со входом записи кода настройки блока, второй вход - со входом данных блока и первыми входами перв.ого 0четвертого регистров маски и триггера разрешения готовности, а выходы со вторыми входами соответствующих регистров маски, выходы которых подключены к первым входам элементов И

5 группы, вторыми входами соединенных со входом обратной связи и входами элементов НЕ группы, третьими входами - с выходами элементов НЕ группы, а выходами - с соответствующими вхо0дами элемента ИЛИ, выход которого подключен к первому входу элемента И, вторым входом соединенного с выходом триггера разрешения готовности, второй вход которого является входом

5 записи кода режима, а выходом - с первым входом триггера готовности, второй вход и выход которого являются соответственно входом броса и выходом блока.

0

3.Устройство по П.1, о т л ичающееся тем, что блок формирования выходного кода обратной связи содержит шесть регистров управления, первые входы которых подкл эчены к соответствующим выходам

5 дешифратора регистра управления, первым входом соединенного со входом записи кода настройки блока, а вторым - со входом данных блока, вторыми входами регистров управления и

0 первыми входа 1и триггеров разрешения управления по записи, по чтению и

по готовности, вторые входы которых подключены ко входу записи кода режима блока, а выходы - соответствен5но к первым входам первого, вт.орого и третьего элементов И, выходами соединенны: с соответствующими входами элемента ИЛИ, выход которого является выходом сопровождения данных,

0 выходы первого и второго регистров управления соединены с первыми входами соответствующих элементов И первой группы, вторыми входами подключенных ко второму входу первого элемента И и входу выборки кода обратной связи при записи блока,выходы третьего и четвертого регистров управления соединены с первыми входами соответствующих элементов И второй группы, вторыми входами подключенных ко второму входу второго элемента И и входу выборки кода обратной связи при чтении блока, выходы пятого и шестого регистров управления соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых подключены ко второму входу третьего элемента И и через формирователь импульсов ко входу выборки кода

обратной связи по готовности блока, выходы элементов И первой - третьей групп подключены к соответствукицим входам элементов ИЛИ группы, выходы которых являются выходом данных блока.

Источники информации,. принятые во внимание при экспертизе

1.Авторское свидетельство СССР 404088, кл, G 06 F 9/19, 1970.

0

2.Суперкомпонент компьютер на одной плате с программируемыми интерфейсами ввода-вывода. Электроника, 1976, 3, 28-30 (прототип).