Устройство для обмена информацией между ЭВМ и периферийными устройствами Советский патент 1992 года по МПК G06F13/00 

Изобретение относится к вычислительной технике, в частности управляющим микропроцессорным системам, работающим в реальном масштабе времени, и может быть использовано для решения задач обслуживания и управления обменом информацией между профессиональной персональной ЭВМ (далее по тексту - ЭВМ), применяемой в системе обслуживания и управления высокопроизводительной ЭВМ единой системы, и абонентами высокопроизводительной ЭВМ единой системы.

Известно устройство для обмена информацией между ЭВМ и периферийными устройствами, содержащее блок центрального процессора, дешифратор, блок постоянной памяти, блок оперативной памяти, блок формирования слова состояния, группу интерфейсных блоков ЭВМ, группу интерфейсных блоков периферийных устройств,

выходы и входы которой обрузуют группу выходов и входов и являются выходами и входами устройства для подключения соответственно к входам и выходам периферийных устройств, при этом группа информационных входов-выходов группы интерфейсных блоков периферийных устройств соединена с группами информационных входов-выходов блока центрального процессора, блока оперативной памяти и с группой информационных выходов блока постоянной памяти, старшие разряды группы адресных выходов блока центрального процессора подключены к группе информационных входов дешифратора и с младшим разрядом группы адресных выходов блока центрального процессора соединены с группами адресных входов блока постоянной памяти и блока оперативной памяти, группа управляющих выходов и входов б л оXJ

si

4

СЛ

ГО

ка центрального процессора соединена с группами управляющих входов блока постоянной памяти, блока оперативной памяти и группы интерфейсных блоков периферийных устройств, группа входов выборки которой соединена с первой группой выходов дешифратора, причем группа интерфейсных блоков ЭВМ содержит группу регистров входной информации, группу регистров выходной информации, два коммутатора, блок приемопередатчиков, дешифратор группы, триггер команды, два триггера готовности и триггер сброса, выход которого подключен к входу сброса группы управляющих выходов и входов блока центрального процессора и к первому входу блока формирования слова состояния, группа входов которого соединена со второй группой выходов дешифратора, аход разрешения которого подключен к выходу разделения адресного пространства памя- ти и ввода-вывода группы управляющих выходов и входов блока центрального процессора, первый, второй выходы и первая группа выходов дешифратора соединены соответственно с входами разрешения блока постоянной памяти, блока оперативной памяти и с первыми группами входов выборки группы регистров входной информации, группы регистров выходной информации и вхо1 дом разрешения второго коммутатора группы интерфейсных блоков ЭВМ, второй и третий входы блока формирования слова состояния соединены соответственно с выходом записи группы управляющих выходов и входов и с младшим разрядом группы адрес- ных выходов блока центрального процессора, первый, второй, третий выходы и группа информационных выходов блока формирования слова состояния подключены соответственно к входу установки первого триггера готовности, входу сброса второго триггера готовности, входу сброса триггера команды и к группе информационных входов первого коммутатора, первый и второй информационные входы которого соединены соответствен- но с первым и вторым информационными входами второго коммутатора и с выходами первого и второго триггеров готовности группы интерфейсных блоков ЭВМ, в которой группа информационных входов-выходов, группа информационных входов, первый, второй, третий информационные входы блока приемопередатчиков образуют группы входов-выходов, входов устройства для подключения .соответственно к группе информационных входов-выходов, к группе адресных выходов, к выходам разрешения адреса, записи, чтения ЭВМ, группа информационных входов группы регистров входной информации соединена с группой информационных выходов группы регистров выходной информации, с группой информационных выходов второго коммутатора и с группой информационных входов-выходе в блока центрального процессора, вход записи группы регистров входной информации и вход чтения группы регистров выходной информации соединены соответственно с выходами записи и чтения группы управляющих выходов и входов блока центрального процессора, группа информационных выходов блока приемопередатчиков соединена с вторыми группами входов выборки группы регистров входной информации, группы регистров выходной информации и с группой информационных входов дешифратора группы, первый, второй, третий, четвертый, пятый выходы которого соединены соответственно с входом сброса триггера сброса, входом установки триггера сброса, входом сброса первого триггера готовности, входом установки второго триггера готовности, входом установки триггера команды, выход которого соединен с третьим информационным входом второго коммутатора, группа информационных выходов первого коммутатора соединена с группой информационных входов группы регистров выходной информации, группой информационных выходов группы регистров выходной информации и группой информационных входов-выходов блока приемопередатчиков, первый, второй, третий, четвертый, пятый выходы которого соединены соответственно с первым входом разрешения дешифратора группы, вторым входом разрешения дешифратора группы, входом разрешения первого коммутатора, входом чтения группы регистров входной информации, входом записи группы регистров выходной информации группы интерфейсных блоков ЭВМ, при этом блок формирования слова состояния содержит дешифратор и группу триггеров, причем, первым, вторым, третьим входами и группой входов блока являются соответственно объединенные входы сброса триггеров группы, вход разрешения дешифратора, объединенные информационные входы триггеров группы и группа информационных входов дешифратора, группа выходов которого соединена с группой входов записи триггеров группы, группа информационных выходов которой является группой информационных выходов блока, первый, второй, третий выходы которого являются соответственно первым, вторым, третьим выходами дешифратора блока 1.

Недостатком данного устройства является низкое быстродействие при использоьани : его длп управ/if -;ия обменом между ЭВМ, применяемо: 1 в системе обслуживания и управления высокопроизводительной ЭВМ единой системы, и абонентами высокопроизводительной ЭВМ единой системы. Низкое быстродействие прототипа обусловлено процедурами установления связи и обмена информацией с периферийными устройствами ввода-вывода в режиме опроса.

Целью предлагаемого изобретения является повышение быстродействия устройства для обмена информацией между ЭВМ и периферийными устройствами при выполнении задач обслуживания и управления высокопроизводительной ЭВМ единой системы.

Поставленная цель достигается тем, что и устройстве для обмена информацией между ЭВМ и периферийными устройствами введены два триггера управления и элемент И, выход которого соединен с входом прерывания группы управляющих выходов и входов блока центрального процессора, а входы подключены соответственно к выходам триггеров управления, объединенные входы сброса и объединенные информационные входы которых соединены соответственно с первым и третьим входами блока формирования слова состояния, четвертый и пятый выходы которого подключены соответственно к входам записи первого и второго триггеров управления, при этом установочный вход второго триггера управления соединен с информационным выходом группы интерфейсных блоков периферийных устройств, а четвертый и пятый выходы блока формирования слова состояния являются соответственно четвертым и пятым выходами дешифратора блока формирования слова состояния, адресный выход блока центрального процессора соединен с адресным входом блока оперативной памяти, который содержит две группы регистров памяти и два элемента ИЛИ, выходы которых соединены соответственно с входами разрешения первой и второй групп регистров памяти, а объединенные первые входы являются входом разрешения блока оперативной памяти, второй вход первого элемента ИЛИ является адресным входом блока оперативной памяти, младший и старшие разряды адресных входов первой группы регистров памяти объединены соответственно с младшим и старшими разрядами адресных входов второй группы регистров памяти и образуют группу адресных входов блока оперативной памяти, информационные входы-выходы первой и второй групп регистров памяти

чэлчются соответственно мтядх иуи г г а ,- а:ими разрядами roymu информационных входов-выходов блока оперативной памяти, объединенные входы чтения и объеди- 5 ненные входы записи групп регистров памяти, второй вход второго элемента ИЛИ являются соответственно входами чтения, записи, разрешения старшего байта и образуют группу управляющих входов блокаопе0 ративной памяти и подключены соответственно к выходам чтения, записи и выходу разрешения старшего байта группы управляющих выходов и входов блока центрального процессора, содержащего цент5 ральный процессор, мультиплексируемую шину адреса и данных центрального процессора, содержащую младшие и старший разряды, генератор, задатчик минимального режима работы центрального процессо0 ра, два регистра адреса и два приемопередатчика двунаправленных, объединенные входы разрешения и объединенные входы выбора направления которых соединены соответственно с выходом сиг5 нала разрешения передачи данных и выходом сигнала направления передачи данных по мультиплексируемой шине адреса и данных центрального процессора выход сигнала строба адреса которого подключен к

0 объединенным входам записи первого и второго регистров адреса, причем выходами разрешения старшего байта, чтения, э- писи, разделения адресного пространства памяти и ввода-зывода, входами прерыва5 ния, сброса группы управляющих выходов и входов блока центрального процессора являются соответственно старший разряд информационных выходов второго регистра адреса, выходы сигналов чтения, записи,

0 разделения адресного пространства памяти и ввода-вывода, вход прерывания наивысшего приоритета центрального процессора, вход сигнала сброса генератора, выходы сигнала сброса и тактовых импульсов кото5 рого соединены соответственно с входами сброса и синхронизации центрального процессора, вход выбора режима работы которого соединен с выходом задатчика минимального режима работы центрально0 го процессора, адресным выходом блока центрального процессора является младший разряд информационных выходов первого регистра адреса, старшие разряды информационных выходов которого и млад5 шие разряды информационных выходов второго регистра адреса образуют группу адресных выходов блока центрального процессора, содержащую младший и старшие разряды группы, информационные выходы первого и второго приемопередатчиков двунаправленных образуют группу информационных входов-выходов блока центрального процессора и являются соответственно младшими и старшими разрядами группы, информационные входы первого и младшие разряды информационных входов второго регистров адреса объе- диненысоответственнос

информационными входами первого и младшими разрядами информационных входов второго приемопередатчиков двунаправленных и подключены к младшим разрядам мультиплексируемой шины адреса и данных центрального процессора, старший разряд которой соединен со старшим разрядом информационных входов второго приемопередатчика двунаправленного.

Наличие в предлагаемом устройстве совокупности указанных технических средств и новой организации связей обеспечивает сокращение затрат реального времени при выполнении задач обслуживания и управления высокопроизводительной ЭВМ единой системы и позволяет при осуществлении заявляемого устройства, по сравнению с результатом, получаемым при использовании основного изобретения по заявке № 4738134/24, повысить быстродействие устройства.

В результате патентных исследований установлено, что заявляемое устройство для обмена информацией между ЭВМ и периферийными устройствами обладает существенными отличиями, так как, по сравнению с известными техническими решениями, оно характеризуется новой совокупностью существенных признаков, позволяющей получить достижение поставленной цели. Исходя из этого, заявитель делает заключение о соответствии предлагаемого технического решения критериям новизна и существенные отличия,

На фиг. 1 представлена структурная схема устройства для обмена информацией между ЭВМ и периферийными устройствами; на фиг. 2 - схема группы интерфейсных блоков ЭВМ; на фиг. 3 - схема блока оперативной памяти; на фиг. 4 - схема блока формирования слова состояния; на фиг. 5 - схема блока приемопередатчиков; на фиг. 6 - схема дешифратора; на фиг. 7 - схема блока центрального процессора; на фиг. 8 - пример выполнения группы интерфейсных блоков периферийных устройств ввода-вывода (далее по тексту ПУВВ) на базе устройства для сопряжения ЭВМ с абонентами, (авторское свидетельство СССР Nfe 1441409, м. к/. G Об F 13/00, опубликованное 30.11.88 г. Бюл. № 44).

Устройство содержит (фиг. 1)блок 1 центрального процессора, дешифратор 2, блок 3 постоянной памяти, блок 4 оперативной памяти, группу интерфейсных блоков ПУВВ

5, группу интерфейсных блоков ЭВМ б, блок 7 формирования слова состояния, два триггера управления 8, 9, элемент И 10. группу выходов и входов 11 группы интерфейсных блоков ПУВВ 5, которые являются выходами

и входами устройства для подключения соответственно к входам и выходам ПУВВ, информационный выход 12 группы интерфейсных блоков ПУВВ 5, группу информационных входов-выходов 13, группу

информационных входов 14, вход 15 разрешения адреса, вход 16 записи, вход 17 чтения группы интерфейсных блоков ЭВМ 6, которые образуют группы входов-выходов, входов устройства для подключения соответственно к группе информационных входов-выходов, группе адресных выходов, выходам разрешения адреса, записи, чтения ЭВМ, группу управляющих выходов и входов 18. группу информационных входоввыходов 19, старшие разряды 20 группы адресных выходов блока 1, выходы 21, 22, группы выходов 23, 24 дешифратора 2. младший разряд 25 группы адресных выходов и адресный выход 26 блока 1, группу

информационных выходов 27, выходы 28-32 блока 7. выход 33 элемента И 10. вход 34 разрешения дешифратора 2, входы 35, 36 блока 7.

Группа интерфейсных блоков ЭВМ 6

(фиг. 2) содержит группу регистров входной информации 37, группу регистров выходной информации 38, коммутаторы 39,40, блок 41 приемопередатчиков, дешифратор 42, триггер 43 команды, триггеры 44,45 готовности,

триггер 46 сброса, группу информационных входов-выходов 47, группу информационных выходов 48, выходы 49-53 блока 41, вход 54 чтения группы регистров выходной информации 38.

Блок 4 оперативной памяти (фиг. 3) содержит две группы регистров памяти 55,56, два элемента ИЛИ 57, 58, вход 59 разрешения старшего байта группы управляющих входов, младшие разряды 60 и старшие разряды 61 группы информационных входов- выходов блока 4.

Блок 7 формирования слова состояния (фиг. 4) содержит дешифратор 62, группу триггеров 63, группу выходов 64 дешифратора 62.

Блок 41 приемопередатчиков (фиг. 5) содержит приемопередатчик 65 двунаправленный, приемопередатчик 66 однонаправленный, дешифратор 67 базового адреса, элемета И-.iE сВ. 69, 70, ментыИЛИ71,72, 73.

Дешифратор 2 (фиг. 6) содержит группу элементов И-НЕ 74, выходы 75, 76 которых образуют с младшими разрядами группы информационных входов 20 соответственно первую и вторую группы выходов 23, 24 дешифратора 2.

Блок 1 центрального процессора (фиг. 7) содержит центральный процессор 77, гене- paiop 78, задатчик 79 минимального режима работы центрального процессора, два регистра 80, 81 адреса, два приемопередатчика 82, 83 двунаправленных, вход 84 синхронизации, вход 85 сброса, вход 86 выбора режима работы, младшие разряды 87 и старший разряд 88 мультиплексируемой шины адреса и данных, выход 89 сигнала разделения адресного пространства памяти и ввода-вывода, выход 90 сигнала строба адреса, выход 91 сигнала направления передачи данных по мультиплексируемой шине адреса и данных, выход 92 сигнала разрешения передачи данных центрального процессора 77.

В качестве приведенного примера группа интерфейсных блоков ПУВВ 5 (фиг. 8) содержит регистр 93 адреса, регистр 94 входной информации, регистр 95 выходной информации, блок 96 упразления, коммута- тор 97 строба сопровождения, мультиплексор 98 входной информации, дешифратор 99 номера абонента, регистр 100 номера абонента, блок 101 приоритетных прерываний, сумматоры 102, 103 и 104 по модулю два, блок 105 приемопередатчиков, вход записи и вход чтения, вход разрешения адреса и информационные входы, информационные входы-выходы которого образуют соответственно группы управляю- щих входов, входов выборки, информационных входов-выходов группы интерфейсных блоков ПУВВ 5, выходы регистров 93, 95, коммутатора 97 и входы мультиплексора 98. блока 101 приоритетных прерываний явля- ются соответственно выходами и входами 11 группы интерфейсных блоков ПУВВ 5, информационный выход блока 101 о наличии прерываний является информационным выходом 12 группы интерфейсных блоков ПУВВ 5.

Блок 1 центрального процессора, дешифратор 2. блоки 3, 4 группа интерфейсных блоков ПУВВ 5 и группа интерфейсных блоков ЭВМ 6 устройства служат для орга- низации микропроцессорной системы, предназначенной для управления обменом информацией между ЭВМ и ПУВВ.

Блок 7 предназначен для поддержки взаимодействия блока 1 с группой интерФ-зйскы Олокои ПУВВ Ь л , р,гпои ,: фейсных блоков 6.

Триггеры управления 8, 9 и элемент И 10 предназначены для формирования сигнала запроса прерывания в зависимости от готовности блока 1 и приему (передачи) информации от (в) ПУ 8 В и состояния информационного выхода 12 группы интерфейсных блоков ПУВВ 5.

Две группы регистров памяти 55, 56 блока 4 предназначены для реализации младшего и старшего банков памяти, которые подключены соответственно к младшим разрядам 60 и старшим разрядам 61 группы информационных входов-выходов блока 4.

Работа устройства основана на использовании различных аппаратно-программных средств установления связи и обмена информацией между блоком 1 и группами интерфейсных блоков ПУВВ и ЭВМ 5, 6 устройства. Хотя в ряде случаев программируемый ввод-вывод оказывается простым и эффективным средством для осуществления устройством обмена информацией между ЭВМ и ПУВВ, он связан с потерями времени на ожидание активного состояния готовности ПУВВ. При этом специфика ПУВВ такова, что информационные потоки могут быть потеряны, если блок 1 устройства своевременно не выполнит операцию с конкретным ПУВВ, например, когда ПУВВ имеет данные для ввода информации или готов воспринимать их и сигналом готовности, присутствующим на информационном выходе 12 группы интерфейсных блоков ПУВВ 5, извещает об этом, блок 1 устройства, которое осуществляет передачу управляющих воздействия или функцию диалогового режима в системе обслуживания и управления высокопроизводительной ЭВМ единой системы. Поэтому в отличии от прототипа устройство работает следующим образом.

Перед началом обмена информацией между ЭВМ и ПУВВ блок 1 осуществляет циклический опрос ЭВМ и ПУВВ, причем, если триггер 43 команды группы интерфейсных блоков ЭВМ б и триггеры 8, 9 управления не установлены в состояние 1. то по результату очередного цикла опроса устройства подключается к одному из ПУВВ, для чего в старших разрядах 20 группы адресных выходов блока 1 и следовательно, на информационных входах дешифратора 2 блок 1 выставляет адрес соответствующего программно-доступного порта группы интерфейсных блоков ПУВВ 5 (например, адрес регистра 100 в приведенном примере на фиг. 8), а с выхода разделения адресного пространства памяти и ввода-вывода труппы управляющих выходов и входов 18 блока 1 на вход 34 разрешения дешифратора 2 поступает сигнал О. При этом после дешифрации адреса с выхода первой группы выходов 23 дешифратора 2, соответствующего выставленному адресному коду программно-доступного порта, на соответствующий вход группы входов выборки группы интерфейсных блоков ПУВВ 5 поступает сигнал О, являющийся сигналом выборки конкретного порта, а на выходах 21, 22, дешифратора 2 и, следовательно, на входах разрешения блоков 3,4 устанавливаются сигналы 1, блокирующие работу блоков 3,4. Одновременно на информационных входах-выходах 19 блока 1 и, следовательно, на информационных входах-выходах группы интерфейсных блоков ПУВВ 5 выставляются данные (например, код соотет- ствующего ПУВВ, поступающий на информационные входы регистра 100), после чего с выхода записи группы управляющих выходов и входов 18 блока 1 на соответствующий вход группы управляющих входов группы интерфейсных блоков ПУВВ 5 поступает сигнал записи, в результате чего данные, выставленные на информационных входах-выходах группы интерфейсных блоков ПУВВ 5, заносятся в выбранный порт (в приведенном примере на фиг. 8 код, записанный в регистр 100, поступает затем на вход дешифратора 99 и после его дешифрации на входах управления коммутатора 97 и мультиплексора 98 устанавливается соответствующий сигнал выборки, который подключает устройство к заданному ПУВВ). Указанные операции вывода информации в заданный порт осуществляются в течение одного машинного цикла блока 1, выполненного на базе микропроцессора КМ 1810 ВМ 86 ( 8086), описанные работы и временные диаграммы которого опубликованы в журнале Микропроцессорные средства и системы, 1986 г., N 1, с. 28-33. Данный машинный цикл записи (чтения) информации в порт (из порта) составляет четыре тактовых импульса, частота следования которых 5 МГц, причем, запись информации в порт может осуществляться в четвертом (последнем) такте по положительному перепаду сигнала записи,а чтение информации из порта происходит в третьем такте при наличии активного низкого уровня (О) сигнала чтемия. Активизация сигналов записи и чтения осуществляется DO втором такте машинного цикла. Сигнал разделения адресного пространства памяти и ввода-вывода (портов) и адрес выбранного порта устанавливаются в первом такте и

остаются действительными на протяжении всего машинного цикла блока 1.

В следующих циклах обращения к группе интерфейсных блоков ПУВВ 5 блок 1 обменивается данными с регистрами, портами, входящими в состав ПУВВ. При этом на выходах записи, чтения, разделения адресного пространства памяти и ввода- вывода группы управляющих выходов и вхо0 дов 18 блока 1 выставляются сигналы записи или чтения в зависимости от направления обмена данными (от блока 1 к группе интерфейсных блоков ПУВВ 5 или обратно) и сигнал разделения адресного пространст5 ва памяти и ввода-вывода, который при значении О блокирует в каждом цикле блоки 3, 4. После завершения обмена информацией с ПУВВ блок 1 возобновляет циклический опрос ЭВМ и ПУВВ, причем, если по

0 результату очередного цикла опроса триггер 43 команды (фиг. 2) установлен в состояние 1, то устройство подключается к работе с ЭВМ, т.е. начинает осуществляться обмен информацией между блоком 1 и груп5 пой интерфейсных блоков ЭВМ 6. При этом блок 1 начинает поочередно, в течение нескольких машинных циклов, считывать информацию из регистров группы регистров выходной информации 38 (фиг. 2), являющу0 юся командой (инструкцией) ЭВМ устройству, для чего в каждом машинном цикле блок

1выставляет на информационных входах 20 дешифратора 2 адрес очередного программно-доступного регистра группы регистров

5 38, а на входе 34 разрешения дешифратора

2- сигнал разделения адресного пространства памяти и ввода-вывода (О). При этом после дешифрации адреса с выхода первой группы выходов 23, соответствующего вы0 ставленному адресному коду регистра группы регистров 38, на соответствующий вход первой группы входов выборки группы регистров 38 поступает сигнал выборки очередного регистра, после чего (во втором такте

5 машинного цикла блока 1) с выхода чтения группы управляющих выходов и входов 18 блока 1 на вход 54 чтения группы регистров 38 поступает сигнал чтения (О). После считывания информации из регистров группы

0 регистров 38 блок 1 переводит триггер 43 команды в состояние О, для чего на информационных входах 20 дешифратора 2 блок 1 в первом такте машинного цикла выставляет адрес триггера 43 команды, после дешиф5 рации которого со второй группы выходов 24 дешифратора 2 на информационные входы дешифратора 62 блока 7 поступает адресный код триггера 43 команды, а на вход 36 разрешения дешифратора 62 с выхода записи группы управляющих выходов и входев 18 блоха 1 во вторим та.те машинного цикла поступает сигнал записи (О). После дешифрации кода на выходе 30 блока 7 вырабатывается сигнал О,который поступает на вход сброса триггера 43 команды и переводит его в состояние О. По завершению машинного цикла блок 1 приступает к дешифрации и выполнению команды ЭВМ, обменивается информацией с ЭВМ.

В качестве ЭВМ может быть использована профессиональная персональная ЭВМ, также построенная на базе микропроцессора типа KM 1810BM86(KM 1810BM88). Принцип обмена информацией между блоком 1 и ЭВМ заключается в следующем. Передача информации в ЭВМ осуществляется блоками, причем, предварительно в течение нескольких машинных циклов блока 1 осуществляется запись блока информации в регистры группы регистров входной информации 37, после чего блок 1 перводит первый триггер 44 готовности в состояние 1, по результату опроса которого ЭВМ приступает к считыванию блока информации из регистров группы регистров входной информации 37. После считывания блока информации ЭВМ переводит первый триггер 44 готовности в состояние О, по результату опроса которого блок 1 приступает к осуществлению записи следующего блока информации в регистры группы регистров 37.

Прием информации блоком 1 от ЭВМ может также осуществляться блоками, причем, предварительно в течение нескольких машинных циклов ЭВМ осуществляет запись блока информации в регистры группы регистров 38, после чего ЭВМ переводит второй триггер 45 готовности в состояние 1. по результату опроса которого блок 1 приступает к считыванию блока информации из регистров группы регистров 38. После считывания блока информации блок 1 переводит второй триггер 45 готовности в состояние О, по результату опроса которого ЭВМ приступает к осуществлению записи следующего блока информации в регистры группы регистров 38. Для осуществления передачи блоков информации из ЭВМ в ПУВВ может применяться также триггер 43 команды.

При осуществлении обмена информацией между ЭВМ и ПУВВ, при выполнении команд ЭВМ блок 1 выводит дополнительную служебную информацию, необходимую для правильной работы ЭВМ и блока 1, используя для этого олок / фмирования ело- ва состояния. Одна часть слова состояния формируется путем подачи управляющих сигналов с выходов 28, 29, 30 блока 7 на соответствующие входы триггеров 44,45,43

для изменения состояния каждого из тоиг- геров. Другая часть слова состояния, т.е. дополнительная служебная информация, записывается также раздельно (побитно) в группу триггеров 63 блока 7, выходы 27 которого соединены с группой информационных входов коммутатора 39. Выходы коммутатора 39 подключены к группе информационных входов-выходов 47 блока 41

0 приемопередатчиков, предназначенного для подключения к системной шине ЭВМ, Биты дополнительной служебной информации в слове состояния информируют ЭВМ о занятости устройства, доступности ПУВВ,

5 других событиях а также могут содержать некоторые специальные инструкции для ЭВМ. В качестве дешифратора 62 и триггеров группы триггеров 63 блока 7 а также триггеров 8, 9 43-46 могут применяться ин0 тегральные микросхемы (ИС) К555ИД7 К555ТМ2 соответственно. В качестве коммутаторов 30,40 используются однонаправленные приемопередатчики К555АП5. На базе ИС К555ИР16 или К555ИР32 выполне5 ны группы регистров 37, 38.

Принцип работы устройства при передаче блоков информации из ЭВМ в группу регистров 38 (при считывании блоков информации центральным процессором ЭВМ

0 из группы регистров 37) аналогичен принципу работы устройства при записи информации блоком 1 в группу регистров 37 (соответственно при считывании информации блоком 1 из группы регистров 38), при5 чем, считывание состояния триггеров 44, 45 готовности блок 1 осуществляет при обращении к коммутатору 40, а центральный процессор ЭВМ - при обращении к коммутатору 39. При этом ЭВМ выставляет на ин0 формационных входах 14 блока 41 адрес коммутатор 39, который является программно-доступным дял ЭВМ. С выхода разрешения адреса и выхода считывания ЭВМ на соответствующие входы 15 и 17 поступают

5 сигналы разрешения адреса и считывания. При этом с выхода элемента И-НЕ 70 блока 41 на вход разрешения приемопередатчика 65 поступает сигнал разблокировки - О, одновременно с выхода 51 элемента ИЛИ 71

0 блока 41 на вход разрешения коммутатора 39 поступает сигнал разблокировки - О, в результате чего информация с информационных входов коммутатора 39 поступает на информационные входы-выходы 13 блока

5 41. Центральный процессор ЭВМ считывает служебную информацию с выходов коммутатора 39. Для изменения состояния триггеров 43-46 устройства ЭВМ выставляет на информационных входах 14 блоха 41 адрес соответствующего триггера, например, адpec триггера 43 команды. С выхода разрешения адреса и выхода записи ЭВМ на соответствующие входы 15 и 16 блока 41 поступают сигналы разрешения адреса и записи. При этом с выходов 48 блока 41 на информационные входы дешифратора 42 поступает адресный код триггера 43 команды, а с выходов 49 и 50 блока 41 на первый и второй входы разрешения дешифратора 42 поступают сигналы разрешения адреса и записи соответственно, в результате чего после дешифрации адресного кода с пятого выхода дешифратора 42 на установочный вход триггера 43 команды поступает сигнал О, который перводит триггер 43 в состояние 1. Дешифратор 42 может быть выполнен на базе ИС К555ИД7.

Сигналы чтения и записи, поступающие на соответствующие входы чтения и записи группы регистров 37 и группы регистров 38 при обмене информацией между ЭВМ и устройством, вырабатываются соответственно на выходах 52, 53 блока 41, являющиеся выходами элементов ИЛИ 72, 73.

Применение блока 7 и триггеров 8, 9, 43-45 позволяет сократить потери времени, связанные с ожиданием блоком 1 активного состояния готовности ПУВВ и ЭВМ в режиме циклического опроса, а также обусловленные величиной разрядной сетки группы информационных входов-выходов 19 блока 1, информационных входов-выходов группы интерфейсных блоков МУВВ 5 и блока 4 оперативной памяти. Если ПУВВ имеют данные для ввода информации или готовы воспринимать их и сигналом О на информационном выходе 12 группы интерфейсных блоков ПУВВ 5 устанавливают триггер 9 в состояние логической 1. то при наличии на выходе триггера 8 логической 1 на выходе элемента И 10 вырабатывается сигнал готовности данных (1), который поступает на вход 33 прерывания группы управляющих выходов и входов 18 блока 1. Этот вход соединен с входом прерывания наивысшего приоритета центрального процессора блока 1.

Поскольку в качестве центрального процессора 77 (фиг, 7) может использоваться процессор КМ1810ВМ86 (или его аналог I 8086), то входом прерывания наивысшего приоритета является вход немаскируемого прерывания (NMI), который воспринимает переход сигнала от низкого уровня к высокому (положительный фронг) и запоминает его.

Прерывание этого типа имеет фиксированный код, поэтому в ответ на сигнал прерывания процессор завершает текущую команду и вызывает соответствующую процедуру прерывания без дополнительных циклов шины подтверждения, чем достигается ускоренная реакция процессора на запросы прерываний. В процессе выполнения

процедуры обработки прерывания процессор устанавливает связь с ПУВВ и осуществляет обмен информацией аналогично тому, как было рассмотрено выше. При этом в зависимости от специфики конкретных

0 ПУВВ триггер 8 управления может быть переведен в состояние О в начале, а триггер 9 - в конце выполнения процедуры обработки прерывания.

Для увеличения производительности

5 устройства блок 1 может обращаться к находящемуся о блоке 4 байту или слову по младшим и старшим разрядам 60, 61 группы информационных входов-выходов 19 блока 1. Слово или байт с четным адресом переда0 ется за один цикл шины. Если байт находится по нечетному адресу, то он также передается за оди,; машинный цикл блока 1. Это обеспечивается тем, ч го выборка младшего или старшего байта (или слова) осуще5 ствляется при помощи дешифратора, построенного на базе двух элементов ИЛИ 57, 58 (фиг, 3), на входы 26, 59 которых поступают из блока 1 соответственно младший байт адреса (АО) и сигнал разрешения

0 страшего байта (ВНЕ). Группы регистров памяти 55, 56 могут быть выполнены на базе ИСтипа К537РУ10.

Применение блока 7 формирования слова состояния позволяет уменьшить время,

5 необходимое для подключения блока 1 к работе с ПУВВ и ЭВМ и для осуществления обмена информацией между устройством и ЭВМ, ПУВВ, по-пероых.за счет сокращения объема программного обеспечения (в част0 ности, за счет сокращения формата команд вывода центрального процессора блока 1); во-вторых, за счет опережающего на 1-2 такта (относительно момента завершения машинного цикла блока 1) формирования

5 управляющих сигналов на выходах 28-32 блока 7, необходимых для изменения состояния триггеров 8, 9, 43-45; в третьих, за счет возможности совмещения во премени операций вывода блоком 1 информация в реги0 стры группы регистров 37 с операцией изменения одного из битов дополнительной служебной информации в слове состояния блока 7.

Перечисленные преимущества обуслов5 лены тем, что при выполнении блоком 1 операций вывода а указанные порты младший разряд 25 группы адресных выходов блока 1 используется как информационный выход, подключенный к объединенным информационным входам триггеров группы триггеров 63, а сигнал агписч с выхода записи группы управляющих выходов и входоз 18 блока 1 поступает на вход 36 разрешения дешифратора 62 блока 7.

Технико-экономические преимущества заявляемого технического решения по сравнению с прототипом, т.е. увеличение быстродействия предложенного устройства за счет сокращения потерь зремени, связанных с ожиданием и анализом блоком 1 го- товности к обмену ПУВВ и ЭВМ (а также обусловленных величиной разрядной сетки группы информационных входов-выходов 19 блока 1, информационных входов-выходов группы интерфейсных блоков ПУВВ 5 и блокад оперативней памяти), определяются совокупностью используемых в предложен- зм устройстве аппаратно-программных средств для выполнения операций опроса и анализа готовности ПУВВ и ЭВМ. установ- язния связи v. обмена информацией с ПУВВ и ЭВМ.

Заявляемое техническое решение обеспечивает сокращение затрат реального времени при использовании устройства в системе обслуживания и управления высокопроизводительной ЭВМ единой системы (далее по тексту - СОУ).

Эффективность закаляемого технического решения оытекгет из расчетных дан- ных, подтверждающих достоверность достижения цели изобретения - повышения быстродействия и основывающихся на оценке сокращения затрат реального вре- мзни при осуществлении заявляемого тех- нического решения по сравнению с результатом, получаемым при использовании прототипа в СОУ.

Пусть потери времени, связанные с ожиданием и анализом активного состоя- ния (состояния готовности к обмену) ПУВВ и ЭВМ при использовании прототипа в СОУ составляют 20% от всего времени, необходимого для выполнения задач обслуживания и управления СОУ (экспертная оценка), а каждый цикл опроса блоком 1 ПУВВ и ЭВМ осуществляется последовательно за время T Ti+T2, где Ti - время опроса и анализа готовности ЭВМ, Т2 - время опроса и анализа готовности ПУВВ. При этом полага- ем что за все время, в течение которого было осуществлено N циклов опроса и анализа готовности ЭВМ и ПУВВ, активность ПУВВ проявлялась п раз, причем сигналы готовности ПУВВ к обмену (запросы) возникали преимущественно в конце интервалов Ti и Та, средняя продолжительность которых равна:

Тср {Т1+Т2)

Тогда суммарные псь.ри времени, связанные с опросом и анализом готовности ЭВМ и ПУВВ при использовании прототипа, составляют:

Т,

при этом половина запросов от ПУВВ (п/2), возникающих в интервале Т2, фиксируются блоком 1 с запаздыванием на время

Ti Тер Т/2,

а суммарные потери времени At, обусловленные указанной причиной, составляют: AHn/2)Ti(nT)/4.

При использовании заявляемого устройства в СОУ указанные потери времени A устраняются, т.к. при возникновении очередного запроса (сигнала логического О на информационном выходе 12 группы интерфейсных блоков ПУВВ 5) на выходе элемента И 10 вырабатывается сигнал 1, который прерывает цикл опроса. Тогда суммарные потери времени t-.-, связанные с опросом и анализом готовности ЭВМ и ПУВВ, сокращаются и составляют:

t. ,,(1- A t/t-,), где величина A t/t. характеризует относительное сокращение потерь времени и равна: At/t-.(nT/4)/((4N);

Поскольку интенсивность возникновения запросов от ПУВВ такова, что всегда выполняется условие (т.е. на один цикл опроса, осуществляемым прототипом за время Т, приходится в итоге не менее одного запроса от ПУВВ), то экономия времени на выполнении операций опроса и анализа готовности ЭВМ и ПУВВ при использовании предлагаемого устройства составит в процентном отношении не менее:

(.)/t&100% At/tЈ,i100%

(N/4N) Формула изобретения 1. Устройство для обмена информацией между ЭВМ и периферийными устройствами по авт. св. № 1679497, отличающее- с я тем, что, с целью повышения быстродействия, в него введены два триггера управления и элемент И, причем выход элемента И соединен с входом прерывания группы управляющих выходов и входов блока центрального процессора, а входы подключены соответственно к выходам первого и второго триггеров управления, объединенные входы сброса и объединенные информационные входы которых соединены соответственно с выходом триггера сброса блока связи с ЭВМ и младшим разрядом группы адресных выходов блока центрального процессора, четвертый и пятый выходы блока формирования слова состояния подключены соответственно к входам записи первого и второго триггеров управления, установочный вход второго триггера управления соединен с информационным выходом блока связи с периферийными устройствами, адресный выход блока центрального процессора соединен с адресным входом блока оперативной памяти, причем четвертый и пятый выходы дешифратора блока формирования слова состояния являются четвертым и пятым выходами блока формирования слова состояния.

2.Устройство поп.1,отличающее- с я тем, что блок оперативной памяти содержит две группы регистров памяти и два элемента ИЛИ, выходы которых соединены соответственно с входами разрешения первой И второй групп регистров памяти, а первые входы являются входом разрешения блоха оперативной памяти, второй вход первого элемента ИЛИ является адресным входом блока оперативной памяти, млад- щий и старшие разряды адресных входов первой группы регистров памяти соединены соответственно с младшим и старшими разрядами адресных входов второй группы регистров памяти и образуют группу адресных входов блока оперативной памяти, информационные входы-выходы первой и второй групп регистров памяти являются соответственно младшими и старшими разрядами группы информационных входов-выходов блока оперативной памяти. входы чтения и записи первой и второй групп регистров памяти, второй вход второго элемента ИЛИ являются соответственно входами чтения, записи, разрешения старшего байта и образуют группу управляющих входов блока оперативной памяти,

3.Устройство по п.1, о т л и ч а ю щ е е- с я тем. что блок центрального процессора содержит центральный процессор, генератор, задатчик минимального режима работы центрального процессора, два регистра адреса и два двунаправленных приемопередатчика, входы разрешения и входы выбора направления которых соединены соответственное выходом сигнала разрешения передачи данных и выходом сигнала

направления передачи данных по мультиплексируемой шине адреса и данных центрального процессора, выход сигнала строба адреса которого подключен к входам записи

первого и второго регистров адреса, младший разряд первого регистра адреса и старший разряд второго регистра адлреса являются соответственно адресным выходом и выходом разрешения старшего байта

Q блока центрального процессора, выходы сигналов чтения, записи, разделения адресного пространства памяти и ввода-вывода, вход прерывания наивысшего приоритета центрального процессора и вход сброса гес нератора являются соответственно выходами чтения, записи, разделения адресного пространства памяти и ввода-вывода, входами прерывания и сброса группы управляющих выходов и входов блока центрального

Q процессора, выходы сигнала сброса и тактовых импульсов генератора соединены соответственно с входами сброса и синхронизации центрального процессора, вход выбора режима работы которого сое5 динен с выходом задатчика минимального режима работы центрального процессора, старшие разряды информационных выходов первого регистра адреса и младшие разряды информационных выходов второго

Q регистра адреса образуют группу адресных выходов блока центрального процессора, первые информационные входы-выходы первого и второго двунаправленных приемопередатчиков образуют группу инфор

мационных входов-выходов блока

центрального процессора, информационные входы первого и младшие разряды информационных входов второго регистров адреса объединены соответственно с вторыми информационными входами-выходами первого и младшими разрядами информационных входов-выходов второго двунаправленных приемопередатчиков и подключены к младшим разрядам мультиплексируемой шины адреса и данных центрального процессора, старший разряд которого соединен со старшим разрядом информационных входов второго двунаправленного приемопередатчика.

ю

q -

t

Гf37

5

Изобретение относится к вычислительной технике, в частности к управляющим микропроцессорным системам, работающим в реальном масштабе времени. Цель изобретения - повышение быстродействия устройства для обмена информацией между ЭВМ и периферийными устройствами. Для этого устройство, содержащее блок центрального процессора, дешифратор, блок постоянной памяти, блок оперативной памяти, группу интерфейсных блоков перифеоий- ных устройств ввода-вывода, группу интерфейсных блоков ЭВМ и блок формирования слова состояния, введены два триггера управления и элемент И, выход которого соединен с входом прерывания наивысшего приоритета блока центрального процессора. 2 з.п. ф-лы, 8 ил.

23

18

2

3Ј 19

%L

28

kk

29

16

30

P

О

(риг. г

л

i1/

Ь8

W f

5/ 52 S3

/ ,C /y .J

/ff

/7

фиг.Ъ

Фиг. 5

Фиг. 6

Ns.

5i

3

J

-гь «ч

b

iih

fc

Ул шашЬ

o

«Cir

,- $v

tgggfctxcgTlfnK rI,7MLiMMbatgCЈa

§

UT

°Q

I

ДаЛМАКЧЗЛЛ.

I

V.