Устройство для оценки сходимости усеченного ряда Хаара Советский патент 1984 года по МПК G06F17/14 

Изобретение относится к телеметрии и вычислительной технике и может быть использовано для передачи и обработки сжатых сообщений.

Известно устройство равномерной оценки сходимости коэффициентов Хаара, содержащее анализатор в базисе Хаара, сумматор и вычислительный блок И

Недостатком известного устройства является то, что он требует большого времени вычислений для нахождения оценки ошибки обработки.

Наиболее близким к изобретению техническим решением является устрой ство, содержащее анализатор в базисе Хаара, блок умножения, генератор базисных функций Хаара, сумматор, блок вычитания, квадратор и интегратор, причем вход устройства подключен к. входу анализатора в базисе Хаара и второму входу блока вычитания, выход анализатора подключен к первому входу блока умножения, второй вход которого соединен с выходом генератора базисных функций Хаара, выход блока, умножения подсоединен к входу сумматора, выход которого соединен с первым входом блока вычитания, выход ко торого подсоединен к входу квадратора, а выход квадратора соединен с входом интегратора i2j . Однако это устройство требует больших вычислительных затрат, так как необходимо произвести само ортотональное преобразование, т.е. анализ в дискретном базисе Хаара, восстановить исходную информацию, т.е. произвести синтез и вычислить ошибку преобразования..

Целью изобретения является уменьшение времени оценки сходимости.

Поставленная цель достигается тем что в устройство для оценки сходимости усеченного ряда Хаара, содержащее первьй накапливающий сумматор, первый квадратор и вычитатель, введены второй и третий накапливающий сумматоры, второй квадратор, делитель, элемент задержки, первый и BTO рой управляемые делители частоты и блок памяти, информационный выход которого подключен к входу второго квадратора и входу первого накапливающего сумматора, выход которого подключен к входу первого квадратора, выход которого подключен к первому входу делителя выход которого

подключен к первог у входу вычитателя выход которого подк.пючен к входу третьего накапливающего сумматора, выход которого является информационным выходом устройства, информационньй выход первого управляемого делителя частоты подключен к адресному входу блока памяти, информационный вход которого является информационным входом устройства, выход переполнения . первого управляемого делителя частоты подключен к управляющему входу первого управляемого делителя частоты, установочному входу второго управляемого делителя частоты и второму входу делителя, третий вход кото-т рого соединен с управляющими входами блока памяти и второго управляемого делителя частоты и является первым установочным входом устройства, вторым установочным входом которого является установочный вход первого управляемого делителя частоты, счетньй вход которого соединен со счетным входом второго управляемого делителя частоты и является входом синхронизации устройства, выход переполнения второго управляемого делителя частоты подключен к входу синхронизации первого квадратора и входу элемента задержки, выход которого подключен к входу обнуления первого накапливающего сумматора и входу обнуления второго накапливающего сумматора, выход которого подключен к второму входу вычитателя, а выход второго квадратора подключен к входу второго накапливающего сумматора.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит управляемьй делитель 1 частоты, блок 2 памяти, управляемый делитель 3 частоты, накапливающий сумматор 4, элемент 5 задержки, квадраторы 6 и 7, накапливающий сумматор 8, делитель 9, вычитатель 10, накапливающий сумматор И.

Исследуя детально природу дискретных функций Хаара, можно заметить, что отбрасывание коэффициента преобразования с последним порядковым номером влияет Нс восстановлении исходных данных только на последнюю пару отсчетов.

Если задан входной вектор исходны отсчетов размерности N, то функции предлагаемого устройства можно свести к следующим процедурам. Необходимо отбросить условный последний коэффициент ряда с номером N, не вычисляя его, и последнюю пару исходных отсчетов, заменить их среднеарифметическим значением. Зате вычисляется ошибка как сумма квадратов )азности между этой парой отсчетов и вычисленным средним значением, отбрасывается следующий (N-1) условных коэффициент ряда и предпоследняя пара отсчетов заменяется их среднеарифметическим. Вычисляется ошибка по описанному правилу и прибавляется к ошибке, полученной на первом шаге. Процедура условного обнуления коэффициентов продолжается до достижения заданной ошибки, при- чем порядковые номера заменяемых отсчетов их среднеарифметическим значе нием соответствуют правилу образова- ния коэффициентов Хаара. Рассмотрим работу данного устройства при размерности вектора исходных отсчетов, например, равным 16. Ошибка преобразования при условном, отбрасывании последнего коэффициента определяется как P v2+Y2--Cx +Х V 16 15 2 «6 5 при отбрасывании предпоследнего коэф фициента она будет равна ,V-fr5 V P где Х(,„- значения исходных отсчетов. Так при условном отбрасывании (N/2) коэффициента ошибка будет выглядеть следующим образом Е (,X.,) -|(х, +х,5 -ьх, ,) Аналогично.будут записаны ошибки при условном отбрасывании других коэффициентов Хаара, причем номера отсчетов, входящих в приведенные выражения, будут соответствовать правилу образования этих коэффициентов. Работа устройства начинается с п дачи синхронизирующего импульса, ко торый позволяет записать в блок 2 п мяти исходные отсчеты,поступающие с первого входа устройства.Одновремен но этот сигнал устанавливает в дели теле 3 частоты и делителе 9 коэффициент деления, равный -2. С входа устройства на вход делителя 1.частоты поступает серия импульсов и этот делитель частоты заполняется до значения, равного (N+1). В конкретном случае в делителе 1 частоты будет записано число 17. Импульсы с входа устройства поступают на счетные входы соотиетственно делителя 1 частоты и делителя 3 частоты. Делитель 1 частоты работает на вьтитание. и в нем жестко устанавливается коэффициент деления, равньп N, в данном случае это значение равно 16, т.е. на выходе этого делителя частоты сигнал появится в том случае, когда на его счетньй вход поступит 16 импульсов. Делитель 3 частоты работает в обычном счетном режиме и в начале; функционирования имеет коэффициент деления, равный 2. Поступивший первьй импульс на вход делителя 1 частоты установит 3 нем значение, равное (N), т.е. 16. Двоичное значение этого числа поступает с выхода делителя Г частоты на адресньм вход блока 2 памяти и с выхода этого блока 2 памяти на вход накапливающего сумматора 4 поступает значение отсчета с номером 16. Второй импульс на входе делителя 1 частоты устанавливает в нем значение, равное 15. Значение отсчета с номером 15 поступит из блока 2 памяти на вход накапливающего сумматора 4 и сложится со значением предьдущего отсчета с номером 16. На выходе делителя 3 частоты появится сигнал и через элемент . 5задержки поступит на вход накапливающего сумматора 4 и сбросит его в ноль. Значение задержки в элементе 5 незначительно и равно времени срабатывания накапливающего сумматора 4. Одновременно сигнал с выхода делителя 3 частоты поступает на вход квадратора 6, разрешая тем самым его работу. Таким образом, на выходе квадратора 6будет находится значение () первичных отсчетов. Поделенное на два это значение с выхода делителя 9 поступает на вход вычитателя 10. Одновременно значения этих отсчетов поступают на квадратор 7 и из{ просуммированное значение подается на вход вычитателя 10, где из них вычитается значение, поступившее на другой вход вычитателя 10, т.е. образуется значение ошибки которое заносится на накапливающий сумматор 11. Сигнал с выхода элемента 5 задержки поступает на вход накапливающего сумматора 8 и сбрасывает его в

В делителе 1 частоты последовательно устанавливается двоичное значение 14 и 13 и отсчеты с этими порядковыми номерами считываются из .блока 2 памяти, процесс обработки повторяется как описано.

Таким образом, на выходе вычитателя 1Q образуется значение ошибки, эквивалентное при отбрасывании предпоследнего коэффициента. Это значение ошибки складывается в накапливающем сумматоре 11 со значением ошибки, полученной на предьщущем шаге, т.е. при условном отбрасьшанни последнего коэффициента Хаара.

Так продолжается до тех пор, пока условно не обнуляется половина коэффициентов Хаара, т,е. пока на вход делителя 1 частоты не поступят 16 импульсов и сигнал с выхода этого делителя частоты поступит нг входы делителя 3 частоты и делителя 9 и установит в ник коэффициент деления, равный 4.

Одновременно этот сигнал поступает на вход делителя 1 частоты и записывает в нем опять значение, равное (N+1), т.е. в данном случае число 17.

Синхрошшульсы с входа синхронизации устройства поступают на входы делителей 1 и 3 частоты и с блока 2 паыятк поочередно .будут считьшаться

номерами х,, х. значения отсчетов с

. , X.,. Сигнал на выходе делителя 3

X.

9 ч. частоты будет обнулять сумматор 4

уже только при поступлении на его вход четьфех импульсов. Соответственно на выходе накапливающего сумматора 4 будет последовательно формироваться величины (х,+х,у+х,х,), а на выходе квадратора 7 величина (xf+х2+

+v2+v2)

+х,+х,;.

Таким образом, на выходе вычитателя 10 будет сформировано значение ошибки е (,+х2+хV ) - 1 (х,+х,ч+х-.+Х|,), которое в накапливающем сумматоре 11 складывается со значением ошибки, полученной на предьщущих шагах, т.е. от условного обнуилення т коэффициентов. Аналогична

работа устройства и при условном обнулении последзпащих коэффициентов Хаара. Так продолжается до повторного обнуления делителя 1 частоты,т.е. когда на его выходе появляется сигнал и работа устройства прекращается

Это позволяет оценить ошибку преобразования при условном обнулении (N-4) коэффициентов. В дальнейшем обнулении коэффищ1ентов нет необходимости, так как,в противном случае ошибка восстановления исходных данных будет очень большой (больше 30%)

Предлагаемое устройство оценки сходимости усеченного ряда Хаара позволяет существенно, сократить число необходимых операщ1й вычислений для нахождения ошибки при отбрасывании коэффициентов .ряда.

УСТРОЙСТВО ДЛЯ ОЦЕНКИ СХОДИМОСТИ УСЕЧЕННОГО РЯДА ХААРА, содержащее первый накапливающий сумматор, первый квадратор и вьгчитатель, отличающееся тем, что, с целью уменьшения времени оценки сходимости, в него введены второй и третий накапливающие сумматоры второй квадратор, делитель, элемент задержки, первый и второй управляемые делители частоты и блок памяти, информационный выход которого подключен к входу второго квадратора и входу первого накапливакяцего сумматора, выход которого подключен к входу первого квадратора, выход которого подключен к первому входу делителя, выход которого подключен к первому входу вычитателя, выход которого подключен к вхо« v S tj i ду третьего накапливающего сумматора, выход которого является информацион-.. ным выходом устройства, информационный выход первого управляемого делителя .частоты подключен к адресному входу блока памяти, информационный вход которого является информах ионным входом устройства, выход переполнения первого управляемого делителя частоты подключен к управляющему входу первого управляемого делителя частоты, установочному входу второго управляемого делителя частоты и второму входу делителя, третий вход которого соединен с. управляющими входами блока памяти и второго управляемого делителя и является первым СО установочным входом устрЫ1ства, втос рым установочным входом которого является установочный вход первого управляемого делителя частоты, счетный вход которого соединен со счетным входом второго управляемого делителя частоты и является входом синхрони:о о эо зации устройства, выход переполнения второго управляемого делителя lacToты подключен к входу синхронизации первого квадратора и входу элемента задержки, выход которого подключен к DO входу обнуления первого накапливающего сумматора и входу обнуления вто рого накапливающего сумматора, выход которого подключен к второму входу вычитателя, а выход второго квадратора подключен к входу второго накапливающего сумматора.