Устройство для обмена информацией Советский патент 1985 года по МПК G06F13/00 

содержит узел фиксации команды, два коммутатора, регистр маски прерывания, регистр сигналов управления,группу элементов И-ЙЛИ и группу формирователей параметров сигналов, причем группа информационньк входов блока соединена с информационными входами узла фиксации команды и регистра маски прерывания, управлякнцие входы которых и группы управляющих входов первого коммутатора и формирователей параметров сигналов группы образуют груцпу командных входов блока, группы информационньтх входов формирователей параметров сигналов группы и первого коммутатора соединены с группой выходов второго коммутатора, выходы формирователей параметров сигналов группы соединены с первой группой входов второго коммутатора и в совокупности с группой выходов регистра сигналов управления образуют группу управляющих абонентских выходов блока, группа выходов первого коммутатора соединена с группой входов регистра сигналов управления, группа вькодов которого соединена с первыми входами элемен-. тов И-ИЛИ группы и второй группой входов второго коммутатора, третья и четвертая группы входов которого являются группой входов управляющих сигналов абонентов и группой контрольных входов блока, группа выходов регистра маски прерывания соединена с вторыми входами элементов И-ШШ группы, выходы которых образуют выход блока, вторая группа управляющих входов первого коммутатора является группой сигнальных входов блока, выходы узла фиксации команды соединены с командными входами формирователей параметров сигналов группы и первого коммутатора, кроме того, каждый блок управления интерфейсом группы содержит триггер разрешения, узел фиксации команды, два мультиплексора, три счетчика, элемент И, депюфратор, узел обращения к памяти и формирователь стробируняцих импульсов, причем единичный вход триггера разрешения и управлякщще входы первого мультиплексора, узла фиксации команды и узла обращения к памяти образуют разрещающий вход блока, группы информационных входов первого и второго мультиплексоров - группу управляю- пщх входов блока, нулевой вход и выход триггера разрешения соединены

соответственно с выходом элемента И и разрешающим входом первого мультиплексора, группы управляющих входов первого и второго мультиплексоров, разрешающий вход второго мультиплексора, установочные входы формирователя стробирующих импульсов узла обращения к памяти, первого, второго и третьего счетчиков, первый вход элемента И и первая группа входов дешифратора соединены с соответствующими разрядными выходами узла фиксации команды, выход первого мультиплексора соединен с разрешающими входами формирователя стробирующих импульсов и узла обращения к памяти, счетньвда входами первого, второго и третьего счетчиков, управляющий вход второго мультиплексора соединен с выходом второго счетчика, выход второго мультиплексора соединен со сбросовыми входами первого, второго, третьего счетчиков, блокирующи входом узла обращения к памяти, вторым входом элемента И и первым входом дешифратора, выход первого счетчика соединен с управляющими входами формирователя стробирующих импульсов блока обращения к памяти и вторым входам дешифратора, третий вход которого соединен с выходом третьего счетчика, выходы формирователя стробирукнцих импульсов и узла обращения к памяти являются соответственно управляющим и адресным а&кодами блока, группа выходов дешифратора - группой сигнальных выходов блока, информационные входы узла фиксации команды и узла обращения к памяти образуют группу информационных входов блока, кроме того, блок управления буферной памятью данных содерясит узел фиксации запросов, узел приоритета, .три элемента ИЛИ, группу элеметов И,триггер,элемент задержки и группу элементов И-ИЛИ, причем входы узла фиксации запросов и элементо И-ШШ группы образзпот группу входов блока, выходы узла фиксации запросов соединены с входами узла приоритета, первая и вторая группы выходов которого соединены соответственно с входми первого и второго элементов ИЛИ, выходы которых через третий элемент ШШ соединены с первьм входом триггера и через элемент задержки - с вторым его входом, выход триггера соединен с разрешающим входом узла приоритета, промежуточные вькоды элемента задержки соединены с первьми входами элементов И группы, вторые входы которых соединены с выходами узла приоритета, а их выходы образуют вторую группу ка, выходы первого и ментов ИЛИ и выходы И-ИЛИ образуют первую ходов блока.

УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее буферную память данных, группу интерфейсных блоков абонентов, запоминающий блок команд и операндов, блок выборки команд из памяти, причем информационный вход-выход буферной памяти данных через первую информационную шину соединен с информационными входами-выходами интерфейсных блоков абонентов группы, информационный вход-выход блока выборки команд из памяти через вторую информационную шину соединен с информационным входом-выходом запоминающего блока команд и операндов, отличающееся тем, что, с цепью расширения области применения за счет обеспечения возможности подключения абонентов с различными интерфейсами и повышения быстродействия, в негр введены блок формирования управляюпщх сигналов, блок управления буферной памятью данных и группа блоков управления интерфейсом, причем группа информационных входов блоков управления интерфейсом группы и группа информащюнньпс входов блока Формирования г управляющих сигналов соединены через вторую информационную шину с группой информационных выходов блока выборки команд из памяти, первая группа командных выходов блока выборки команд из памяти соединена с группой командных входов блока формирования управляющих сигналов, группа входов управлякидих сигналов абонентов которого является группой одноименных входов устройства, а группа управлякнцих абонентских выходов - группой одноименных выходов устройства и соединена с группой управляющих входов каждого блока управления интерфейсом группы, группа сигнальных выходов которого соединена с группой одноименных входов блока фор(Л мирования упра лякнцих сигналов, группа контрольных входов которого соединена с выходами ошибки интерфейсных блоков группы, выход блока формирования управляющих сигналов соединен с блокирукяцим входом блока выборки команд из памяти, выход кото4; рого соединен с адресньж входом запоминающего блока команд и операндов, QD вторая группа командных выходов блока to выборки команд из памяти соединена с оо разрешающими входами блоков управ ;о ления интерфейсом группы, выходы управления интерфейсом и адресные выходы которых соединены соответственно с управлякичими входами интерфейсных блоков группы и группой входов блока управления буферной памятью данных, первая и вторая группы выходов которого соединены соответственно с группой адресных входов буферной памяти данных и разрешающими входами интерфейсных блоков группы, причем блок формирования управляющих сигналов

1

Изобретение относится к вычислительной технике, в частности к системам обмена информацией, и может быть использовано -при построении каналов ЭВМ, обеспечивающих обмен с разнородными устройствами ввода-вывода, при построении устройств управления внешними устройствами (устройствами ввода-вывода), обеспечивающих обмен р разнородными каналами ЭВМ, и при построении самостоятельных устройств сопряжения для обеспечения обмена между разнородньии ЭВМ и (или) разнородными устройствами ввода-вывода.

Известно устройство для обмена информацией, содержащее блоки связи устройств ввода-вывода и каналов ЭВМ (в дальнейшем - блоки интерфейса абонентов) и процессор, управляющий буфером данных и блоками интерфейса, с запоминающим устройством для команд и операндов, блок управления блок приоритета и блоки коммута ции

Недостатком этого устройства является его ограниченная универсальность при связи с разнотипными абонентами.

Наиболее близким к изобретению по технической сущности является устроййтво обмена, содержащее буферную память данных, интерфейсные блоки, память команд и операндов, управляемые процессором С23.

Недостатками известного устройства являются недостаточная универсальность при работе с разнотипными абонентами и низкое быстродействие;.

Целью изобретения является расширение области применения за счет обеспечения возможности подключения абонентов с различными интерфейсами и повышение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее ; буферную память данных, группу интерфейсных блоков абонентов, запоминающий блок команд и операндов, блок выборки команд из памяти, причем информационный вход-выход буфер ой памяти данных через первую информагщонную шину соединен с информационными входами-выходами интерфейсных блоков абонентов группы,информационный .вход-выход блока выборки команд из памяти через вторую информационную

шину соединен с информационным входом-выходом запоминающего блока команд и операндов, введены блок .формирования управляющих сигналов, блок управления буферной памятью данных

и группа блоков управления интерфейсом, причем группа информационных входов блоков управления интерфейсом групп и группа информационных входов блока формирования управляющих сигналов соединены через вторую информационную шину с группой информационных шоходов блока выборки команд из памяти, первая группа командных выходов блока выборки .команд из памяти соединена с Г1 уппой командных входов блока форьгаровання управляющих сигналов, группа входов управлякяцих сигналов абонентов которого является группой одноименных

входов устройства, а группа управлякяцих абонентских выходов является группой одноименных выходов ; устройства и соединена с группой .управляющих входов каждого блока управления интерфейсом группы, группа сигнальных выходов которого соединена с группой одноименных входов блока формирования управляющих сигналов, группа контрольных входов которого соединена с выходами ошибки интерфейсных блоков группы, выход блока формирования управляющих сигналов соединен с блокирующим входсш блока выборки команд из памяти, выход которого соединен с адресиьм входом запоминающего блока команд и операндов, вторая группа командных выходов блока выборки команд из памяти соединена с разрешающими входами блоков управления интерфейсом группы, выходы управления интерфессом и адресные выходы которых соединены соответственно с управляющими входами интерфейсных блоков группы и группой входов блока управления буферной памятью данных, первая и вторая группы выходов которого соеди нены соответственно с группой адресных входов буферной памяти данньк и разрешающими входами интерфейсных блоков группы, причем блок формирова ния управляющих сигналов содержит узел фиксации команды, два коммутатора, регистр маски прерывания, ре гистр сигналов управления, группу элементов И-ИЛИ и группу формирователей параметров сигналов, причем группа информационных входов блока соединена с информационными входами узла фиксации команды и регистра мае ки прерывания, управляющие входы которых и группы управляющих входов первого коммутатора и формирователей параметров сигналов группы образуют группу командных входов блока, групп информационных входов формирователей параметров сигналов группы и первого коммутатора соединены с группой выходов второго коммутатора, выходу формирователей параметров сигналов группы соединены с первой группой входов второго коммутатора и в совокупности с группой выходов регистра сигналов управления образуют группу управляюв91Х абонентских выходов блока, группа выходов первого коммутато ра соединена е группой входов регист ра сигналов управления, группа выход которого соединена с первыми входами элементов И-ИЛИ группы и второй груп пой входов второго коммутатора, третья и четвертая группы входов которого являются группой входов управляющих сигналов абонентов и группой контрольных ёходон блокаj группа выходов регистра маски прерьшания соединена с вторыми входами элементов И-ИЛИ группы, выходы которых образуют выход блока, вторая группа управляющих входов первого коммутатора яв ляется группой сигнальньк входов бло ка, выходы узла фиксаций команды сое диненц с. командными входами формиро1394 вателей параметров сигналов группы и первого коммутатора, кроме того, каждый блок управления интерфейсом группы содержит триггер разрешения, узел фиксации команды, два мультиплексора, три счетчика, элемент И, дешифратор, узел обращения к памяти и формирователь стробирующих импульсов, причем единичный вход триггера разрешения и управляющие входы первого мультиплексора, узла фиксации команды и узла обращения к памяти образуют разрешающий вход блока, группы информационнБк входов первого и второго мультиплексоров образ5пот rpjmny управляющих входов блока, нулевой вход и выход триггера разрещения соединены соответственно с выходом элемента Ни разрешающим входом первого мультиплексора,группы управлякяцих входов первого и второго мультиплексоров, разрешающий вход второго мультиплексора, установочные, входы формирователя стробирующих импульсов узла обращения к памяти, первого, второго и третьего счетчиков, первый вход элемента И и первая группа входов дешифратора соединены с соответствующими разряднг 1ми выходами узла фиксации команды, выход первого мультиплексора соединен с разрешающими входами формирователя стробирующих импульсов и узла обращения к памяти, счетными входами первого, второго и третьего счетчиков, управляюнр й вход второго мультиплексора соединен с выходом второго счетчика, выход второго мультиплексора соединен со сбросовыми входами первого, второго и третьего счетчиков, блокирзтощим входом узла обращения к памяти, вторьал входом элемента И и первым входом дешифратора, вьссод первого счетчика соединен с уиравляющи№1 входами формирователя етробирующих импульсов, блока обращения к памяти и вторьи входом дешифратора, третий вход которого соединен с выходом третьего счетчика, выходы формирователя стробярующкк импульсов и узла обращения к памяти являются соответственно управляювим и адресным выходами блока, группа вшсодов дешифратора является группой сигнальных выходов блока, информационные входы узла фиксации команды и узла обращения к памяти образуют группу информационных входов блока, кроме того, блок управления буферной памятью данных содержит узел фиксации запросов, узел приоритета, три элемента ; ИЛИ, группу элементов И, триггер, элемент задержки и группу элементов И-ИЛИ, причем входы узла фиксации запросов и элементов И-ИЛИ группы об разуют группу входов блока, выходы узла фиксации запросов соединены с входами узла приоритета, первая и вторая группы выходов которого соеди нены соответственно с входами-первого и второго элементов ИЛИ, выходы которых через третий элемент ИЛИ соеди иены с первым входом триггера и чере элемент задержки - с вторым его входом, выход триггера соединен с разре шающим входом узла приоритета, проме жуточные выходы элемента задержки соединены с первыми входами элементов И группы, вторые входы, которых соединены с выходами узла приоритета . а их выходы образуют вторую группу выходов блока, выходы первого и второго элементов ИЛИ и выходы элементов И-ИЛИ образуют первую группу выходов блока. На фиг. 1 приведена структурная схема устройстваi на фиг. 2 - структурная схема блока управления интер фейсом; на фиг. 3 - структурная схе ма блока формирования управляющих сигналов; на фиг. 4 - пример возможного построения блока управления буферной памятью данных. Устройство содержит буферную память 1 данных, группу интерфейсных блоков 2 абонента, блок 3 выборки к манд из памяти (процессор), запоминающий блок 4 команд и операндов, блок 5 формирования управляювщх сигналов, группу блоков 6 упраапени интерфейсом, блок 7 управления буфермой памятью данных,информационную щину 8,информационную шину 9 абонента мультиплексоры 10и t1,триггер 12 раз решения, счетчики 13-15, элемент И 16, формирователь 17 стробирующих импульсов, узел 18 обращения к памяти, депхифратор 19, узлы 20 и 21 фиксации команды, коммутаторы 22 и 23, регистр 24 сигналов управления, регистр 25 маски прерывания, формирователь 26 сигналов прерывания, формирователи 27-29 параметров сигналов, узел 30 фиксации запросов. узел 31 приоритета, элементы ИЛИ 32-34, триггер 35, элемент 36 задержки, группу элементов И 37, группу элементов И-ИЛИ 38. Устройство работает следующим образом. До начала работы при сборке системы в постоянное запоминающее устройство, являющееся частью запоминающего блока 4 команд и операндов, заносится программа работы процессора и необходимые для ее исполнения константы, на коммутационных полях узлов 20 блоков 6 управления интерфейсом набирается постоянная часть управляющей информации, необходимой для работы этих блоков (например, указание о том, потеидаальные или импульсные сигналы должен будет вьщавать абоненту соответствующий блок 2 интерфейса, длительность выходных импульсов и т.д.), на первом коммутационном поле узла 21 блока 5 набирается постоянная часть управляющей информации, необходимой для работы этого блока (например, указания о полярности и длительности выходных сигналов узлов автономной обработки сигналов), на втором коммутаторе 23 блока 5 устанавливается определенная коммутация входов для сигналов управления, nocTynaicaiix от абонентов на входы блока и его собственных выходов, выходы блока 5 соединяются с проводами для передачи сигналов управления-к абонентшл, а информационные входы и выходы feoков 2-е информационными шииаьо абонентов (устройств ввода-вывода и/ипи каналов ЭВМ). Дальнейшая работа устройства осуществляется под управлением программы процессора 3. При исполнении определеиных команд (т.е. команд с определенн1л ш кодами операции) процессор организует чтение ИЗ блока 4 переменных частей управляющей информах и для блока 5 или для блоков 6 и вырабатывает сигналы соответственно rta выходах для сигналов управления, при получении которых в блоке 5 или в каком-либо из .блоков 6 происходит прием информации из информационной шины запиминающего блока 4 в регистр комаидного слова, имеюпрйся всоставе узла 21 блока 5, или в регистр командного слова узла 20 блока 6. Аналогичным образом процессор (при исполнении команд с другими кодами операции) организует пер сылку информации из запоминакндего бл ка 4 в регистр 25 маски прерываний, имеющийся в составе блока 5, и в регистры начального адреса узла 18 в блоках. Программа процессора может быть построена так, что в дальнейшей работе устройства процессор берет на себя полностью все функции по управлению интерфейсом. Рассмотрим этот вариант. Вариант А. Разводка сигналов управления от абонентов на коммутаторе 23 и информация в регистре 25 маски прерываний блока 5 таковы, что любой сигнал управления, поступающий по интерфейсу от какого-либо абонента на один из входов блока 5, всегда вызывает появление сигнала на одном из выходов блока 5, поступая на соот ветств5тощий вход из числа входов для сигналов прерывания процессора 3. Этот сигнал инициирует выполнение в процессоре 3 программы, которая обрабатывает необходимую реакцию на поступивший от абонента сигнал управ ления. В свою очередь процессор имеет возможность при исполнении определенных команд (с определенными кодами опе15ации) вьдавать сигналы на свои выходы для сигналов управления которые, поступая на входы блока 5, а внутри блока 5 - на входы коммутатора 22, устанавливают в состояние 1 или О определенные триггеры в регистре 24 сигналов управления, при этом на выходах блока 5 формируются сигналы управления для абонентов. Обмен информадаей между абонентами и памятью 1 данных в рассматриваемом варианте организации работы осуществляется следующим образом. Первоначально процессор устанавливает в узле 20 блока 6, связанного через блок 2 с данным абонентом, информацию, которая в совокуп- ности с управляющей информацией, набранной на коммутационном поле узла 20, указывает, что мультиплексоры tO и 11 не должны срабатывать от сигна лов на их информаазионных. входах, а также содержит указания о направлении обмена, формате абонента, о том имеются ли в составе информации, с которой работает абонент, разряды контроля байтов по mod 2 и о полярности сигналов контроля, форме и длительности выходных информационных сигналов для абонента, количестве сдвигов, которые должны быть вьшолнены для заполнения или освобождения сдвигового регистра в блоке 2, о запрещении выдачи выходных сигналов вторым и третьим счетчиками 14 и 15 для случая, когда информация передается в направлении от абонента, а при передаче информации в обратном направлении - о количестве входных сигналов второго счетчика 14, при достижении которого им должен быть сформирован выходной сигнал, TpetbeMy счетчику 15 вьщача выходных сигналов в рассматриваемом варианте запрещается при любом направлении обмена, о формате обращения к памяти 1 данных в интересах обмена информаш1ей с данным абонентом. Далее процессор 3 формирует сигналы на одном из своих выходов для сигналов управления - том, который соединен одним из входов нужного блока 6, Эти сигналы проходят непосредственно на выход первого мультиплексора to и с него - на счетный вход первого -счетчика 13, на вход формирователя 17 и на вход узла 18, Таким образом, в рассматриваемой ситуации первый сигнал, вьзданный процессором 3 на том из его выходов для сигналов управления, которьа внутри рассматриваемого блока 6 соединен с дополнительным входом первого мультиплексора 0, в конечном итоге приводит к приему в сдвиговый регистр блока 2 группы разрядов с информационной шины.абонента, причем размер группы соответствует формату абонента и последующему сдвигу информации в этом регистре на такое же количество разрядов, а также к увеличению на единицу кода в счетчике 13 в блоке 6, связанном с данным блоком 2. До тех пор, пока сдвиговый регистр в блоке 2 не будет заполнен последукмщне сигналы на том же выходе процессора будут производить аналогичное действие. При заполнении сдвигового регистра в блоке 2 {т.е. когда количество информации в регистре будет равно заданному форматз обращения к буферу данкьк) код, накопленный в

счетчике 13, совпадает с кодом, установленным заранее на тех выходах узла 20, которые соединены с установочными входами указанного счетчика 13, в результате чего сигнал, поступаюищи на его счетный вход, вызывает появление выходного сигнала. Выход первого счетчика 13 соединен с управляющим входом формирователя 17 и с входом узла 18. .

Поступая на вход формирователя 17 выходной сигнал счетчика 13 блокирует сигналы сдвига таким образом, что последний из сигналов, поступающих на вход формирователя, не вызывает появления управляющего сигнала Сдвиг на выходе, но обычным образом формирует стробы- приема в сдвиговый регистр, в результате чего последняя группа разрядов от абонента принимается в свдиговый регистр блока 2.

Общее количество сигналов, инициируемых процессором 3 для одноразового срабатывания блока для выполнения одного сеанса связи, равно вообще отношению формата обращения к памяти 1 данных к формату абонента. Например, если формат абонента 1 байт, а формат обращения к памяти 4 байта, то количество сигналов процессора рав-. но 4. Могут быть и исключения из этого правила, например, если формат абонента 1 бит, слово абонента имеет формат 27 бит, причем контроль по mod 2 не используется, то количество сигналов процессора для выполнения сеанса связи равно 27, формат записи в память 1-4 байта с приформированными контрольньй и разрядами (всего 36 бит), но в последнем байте 5 информационных разрядов не заполнены. В зависимости от свойств абонента программа процессора либо самостоятельно определяет интервалы времени между указанными сигналами, либо опирается на сигналь прерывания, формируемые из управляющих сигналов от абрнента.

Частный случай описанного сеанса обмена состоит в том, что формат або нента равен формату обращения : буферу данных. В этом случае в узле 20 должен быть установлен код ...0001 в тех выходных разрядах, которые соединены с установочным входом счетчика 13, первый же сигнал от процессора, прошедший через вход первого мультиплексора 10 на

его выход, проходит также на выход счетчика 13. Как видно, никаких сдвигов в сдвиговом регистре блока 2 при этом не происходит, а сразу срабатывает узел 18, инициирующий запись в память 1 данных информации, принятой от абонента в сдвиговый регистр блока 2.

Сеанс обмена абонента с памятью t данных в случае, когда передача информации идет в направлении от памяти данных к абоненту, для рассматриваемого варианта работы устройства идет аналогично описанному выше случаю передачи информации в обратном направлении со следующими отличиями.

Первый инициированный процессором сигнал, прошедший в блоке 6 через мультиплексор 10, поступает на вход формирователя 17. Тот же сигнал, поступая на вход узла 18, проходит в нем на тот из выходов сигналов и адресов обращения к памяти 1 данных от блока 6 в качестве сигнала Чтение. Другие цепи узла 18 работают при этом Так же, как при записи (см. вьш1е). Сигнал Чтение из блока 6 поступает далее на один из входов блока 7, в результате чего на одном из выходов блока 7 управления буфером данных формируется команда Чтение (а команда Запись на выходе). Сигнал с выхода для ответных сигналов блока 7, который в цикле записи в блоке 2 был заблокирован, в рассматриваемом случае в надлежащий момент времени разрешает прием в сдвиговый регистр блока 2 информации с информационной шины, прочитанной из памяти 1 данных, для чего проходит через соответствующий вход для сигналов управления блока 2 на вход для строба приема, имеющийся в числе входов для сигналов управления входными логическими схемами„

Если формат абонента меньше, чем формат обращения к памяти данных, то второй сигнал, инициированный процессором и прошедший на выход мультиплексора 10 в блоке 6, поступает на вход формирователя 17 и формирует команду Сдвиг. Выходной сигнал,

поступая через один из выходов блока 6 на соответствующий вход для сигналов управления блока 2, является стробом для вьщачи информации из сдвгового регистра блока 2 к абоненту. Одновременно внутри формирователя 17 выходной сигнал пропускает сигналы г нератора импульсов на счетный вход счетчика (не показаны). Когда количество прошедших импульсбв сравняетс с заданным кодом длительности выходного сигнала, поступакяцего от узла 20 на группу входов формирователя 17 которая соединена с установочными входами счетчика, выходной сигнал которого снимает строб вьщачи информации к абоненту. Если старший разря кода длительности импульса содержит единицу, то выходной сигнал указанного счетчика блокируется, а блок 2 вьдает абоненту потенциальные сигналы. В действительности при вьщачё импульсных сигналов команда Сдвиг должна быть задержана на длительност строба вьщачи из сдвигового регистра Каждый из последующих сигналов с выхода мультиплексора 10 также вызывает только выполнение сдвига в сдви говом регистре блока 2 и выработку строба для вьщачи очередной группы разрядов к абоненту. Так происходит до тех пор, пока одновременно с сигналом на выходе мультиплексора tO не появится также сигнал на выходе счетчика 13, обозна чающий в данном случае освобождение сдвигового регистра в блоке 2 и поступающий на вход формирователя 17 и на вход узла 18. В отличие от ситуации, когда информация передается от абонента к памяти данных и когда количество сигналов, которые процессор должен инициировать на выходе мультиплексора 10, для выпапнения одного сеанса связи с абонентом равно вообще отношению формата обращения к буферу данных к формату абонента, в рассмат риваемой ситуации количество этих сигналов должно быть на один больше Поскольку первый из указанных сигналов израсходован на чтение информации из памяти 1 данных в сдвиговый регистр, сигнал Сдвиговый регистр заполнен (освобожден) на самом деле формируется счетчиком 13 в блоке 6 в момент, когда освобождение сдвигового регистра еще не закончено и тре буется дополнительное одноразовое срабатывание блока автономного управ ления интерфейсом. Указанный дополнительный сигнал с выхода мультиплексора 10, поступая на -вход формирователя 17, не вызывает появления команды Сдвиг на выходе, Частньш случай описанного сеанса обмена, когда формат абонента равен формату обращения к буферу данных, отличается от рассмотренного выше аналогичного частного случая для передачи информации в направлении от абонента. Если при передаче информации от абонента для указан-, ного частного случая процессор должен бьш инициировать всего один сигнал одноразового срабатывания .блока автономного управления интерфейсом, то здесь необходимы два таких сигнала. Код, устанавливаемый в узле 20, как и при приеме от абонента, должен быть .,,0001. Поэтому первый сигнал одноразового срабатывания с выхода мультиплексора 10 вызывает одновременно и сигнал Сдвиговый регистр заполнен (освобожден) на выходе узла счетчика 13, Эти два сигнала, поступая одновременно на входы формирователя 17, приводят к появлению сигнала Чтение и моди-, фикации адреса. Чтобы следзтощий сигнал одноразового срабатывания блока 6 не вызвал появления повторного сигнала Чтение и еще одной модификации адреса, на входах счетчика 14 должен быть заранее установлен код ,,,0010. Тогда одновременно с вторым сигналом одноразового срабатывания блока 6 появляется сигнал на выходе счетчика 14, который проходит непосредственно на выход мультиплексора 11. Второй сигнал одноразового срабатывания блока 6, поступая на вход форш рователя 17, фрргетрует строб вьщачи информации из сдвигового регистра блока 2 абоненту. На этом сеанс связи с абонентом заканчивается. Рассмотрим вариант работы устройства, в котором вся обработка сигналов для абонентов, т.е, обмен информацией между абонентами, с одной стороны, и памятью 1 данных с другой, идут по-прежнему, как и в варианте А под непосредственным управлением процессора 3, но существеиньа образом используются возможности блока 5 и блоков 6, вследствие чего достигается сзпцественная экономия . в количестве операций процессора, приходящихся на выработку одного сигнала управления для абонента и на реализацию собственно обмена. Указанная экономия в этом варианте, называемом далее вариантом Б, достигается в случаях, когда должна формироваться серия однотипных сигналов и выполняться однотипных сеансов связи с абонентом. Вариант Б. Если должна формировать ся серия однотипных сигналов управления для абонента, то процессор первоначально засыпает (так как это было описано выше) в регистр узла 21 блока 5 командное слово, которое в совокупности с информацией, набранной на коммутационном после указанного блока содержит указания, которые с выходов узла 21 поступают на кодовые входы какого-либо из формирователей 27-29 о необходимой временной задержке выходных сигналов относительно сигна- лов процессора, которые в дальнейшем инициируют срабатывание данного /узла о длительности и полярности выходных сигналов. Далее процессору достаточно вьшол- нить всего одну команду, формирукицую сигнал управления на том из его выходов, которьй связан с определенHbw входом для управления формирователей 27-29, в результатена выход данного формирователя, являкицемся одним из выходов блока 5 и соединенным с одним из проводов для передачи сигналов управления аобоненту, формируется сигнал, длительность которо го, полярность и временная задержка относительно сигнала управления, выданного процессором, определены заранее, а необходимость в операциях процессора для переключения триггера в регистре сигналов управления, отсчета требуемой длительности сигнала управления и возвращения триггера в регистре 24 в исходное состояние (по сле истечения необходимой длительности импульса) отпадает. Существенно упрощаются также программы процессора для того случая, когда выдаваемый сигнал должен быть по времени увязан с операциями, осуществляющими собственно обмен с абонентом (сдвиги в сдвиговом регистре блока интерфейса, выработка стробов выдачи из сдвигового регистра и т.п.). И 9 При организации собственно обмена с абонентом в рассматриваемом варианте организации работы устройства предполагается, что однородные сеансы обмена информацией между абонентом и памятью данных будут повторяться многократно, причем в памяти данных будут выбираться последовательные адреса. Если количество сеансов обмена велико, то область адресов должна быть ограничена и замкнута в кольцо. Первоначально, как и в варианте А, процессор засыпает з равляющую информацию в регистр узла 20 блока 6 и адрес, соответствукиций начальному адресу отведенной области адресов в памяти 1 данных, в регистр начального адреса в узле 18. Информация, засылаемая в регистр командного елова, в совокупности с информацией, набранной на коммутационном поле узла 20, должна, в дополнение к тому, что требовалось дла варианта А, содержать указание о необходимости организации кольца в буфере данных и о размере кольца (в виде соответсственно единицы на одном из входов узла 18, в противном случае кольцо не организуется). В отличие от варианта А в случаях, когда программа процессора должна соответствующим образом реагировать на завершение обмена определенным количеством информахдаи (например, на заполнеиие или освобождение половины объема области адресов, отведенной в буфере), и/или если заранее известно количество однородных сеансов обмена, которые Нужно выполнить, после чего программа процессора должна произвести некоторые новые операции,, информация в регистре узла 20 и на коммутационном поле узла 30 должна содержать коды для входов счетчиков 15 и 14, разрешающие выработку сигнала и соответствующие тому количеству одноразовых срабатываний блока, при котором должен быть вьфаботан промежуточный сигнал для процессора и/или закончено выполнеиие заданного количества однородных сеансов обмена. Кроме того, на выходах узла 20 должны быть установлеиы коды, передаваемые на входы дешифратора 19, соответствующие тем номерам разрядов регистра 24, в которые должны передаваться промежуточные сигиалы для прог цессора и сигнал об окончании вьтолнения заданного количества однородных сеансов обмена (если необходимость в передаче сигнала отсутствует то на кодовом входе устанавливается код 01...00), а в регистр 25 маски прерываний должна быть заслана такая информация, чтобы сигналы, поступающие в указанные разряды регистра 24, вызывали появление сигналов прерывания для процессора. После того как указанная информация установлена в соответствующих регистрах, процессору остаётся только инициировать сигналы одноразового срабатывания блока автономного управления интерфейсом. Если информация передается в направлении от абонента, то каждый из сеансов связи с абонентом почти полностью аналогичен описанному вьипе (в варианте А) . Как видно, в конце каждого сеанса связи последний сигна инициированный процессором для одноразового срабатывания блока автоном- ного управления интерфейсом, вызывае запись из сдвигового регистра в память 1 данных и одновременно добавл ет к содержимому регистра модификато ра, имеющего в составе узла 18 величину формата обращения к буферу данных. (В частном случае, когда формат абонента равен формату обращения к буферу данных, весь сеанс связи состоит в одном одноразовом срабатываНИИ блока 6). Если сразу вслед за эт таким же образом исполняется следующий сеанс связи, то запись в память данных происходит по адресу, увеличе ному на формат записи (т.е. в следую щие байты памяти) и т.д. В случае, когда информация переда ется в направлении к абоненту, первы сеанс связи аналогичен сеансу связи для указанного в варианте А: количество сигналов, формируемых про цессором 3 дпя одноразового срабатывания блока 6, на единицу больше, че отношение формата памяти 1 данных к формйту абонента (в случае равенства 50 том

форматов количество сигналов - два), причем первый сигнал производит чтение из памяти 1 данных, последующие формируют команды Сдвиг и стробы ввдачи информации из сдвигового регистра блока 2 к абоненту, что касается последнего сигнала то в формирователе 17 этот сигнал так же, как ,

занного блока, именнцийся в составе узла 18, - подсчет количества обращений к буферу данных и сбпутствующих им модификаций адреса.

Однако значительно больший выигрыш достигается в том варианте организации работы(в дальнейшем вариант В), в котором процессор 3 расв варианте А, производит формирование строба вьщачи, но без команды Сдвиг. В узле 18 действие этого сигнала (в отличие от варианта А) не блокируется сигналом, поступающим на вход узла, а подобно первому сигналу в сеансе формирует сигнал Чтение и инициирует моди шкацию адреса. Таким образом, последний сигнал одноразового срабатывания блока 6, заканчивая первый сеанс связи, начинает в то же время второй сеанс (прием в сдвиговый регистр новой информации из памяти 1 данных происходит с задержкой на время считывания, которая формируется в блоке 7, т.е. после вьщачи абоненту последней группы разрядов из информации предццущего сеанса). Поэтому количество одноразовых срабатываний блока 6 для выполнения второго и каждого из последующих сеансов связи с абонентом равно отнощению формата обращения к буферу к формату абонента, т.е. на единицу меньше, чем для первого сеанса, и .равно количеству одноразовых срабатываний блока. Необходимых для выполнения сеанса связи с абонентом в обратном направлении. В частном случае равенства формата обращения к буферу данных формату абонента первый сеанс связи выполняется за два одноразовых срабатывания блока 6, а все последующие - за одно, причем самое первое срабатывание состоит в организации чтения из памяти 1 данных в сдвигоклй регистр блока 2 и модификации адреса, а все последующие (кроме самого последнего) - в вьщаче абоненту информации, прочитанной при предвдущем срабатывании, организации нового чтения из памяти 1 данных и модификации адреса. В любом случае, как при передаче информации к абоненту, так и при приеме информации от абонента, счетчики 14 и t5, имеющиеся в составе блока, при выполнении последовательности однородных сеансов с абоненведут подсчет срабатываний укасьшает только общие указания блокам 6 и 5 и, возможно, включается для отработки критических ситуаций или изменения режима работы устройства, а все операции по обработке.сигналов управления, поступающих от абонентов, выработке ответньк сигналов для абонентов, организации собственно обмена информацией между абонента ми и памятью 1 данных и определению ситуаций, когда необходимо обращение к процессору, организуются блоком 5 и блоками 6 во взаимодействии с блоками 2, памятью 1 данных и его блоком управления, причем взаимодействие блоков 6 между собой и с блоком 5, а также обращения к процессору 3 (через его систему прерываний) организуются через блок 5„ Вариант В, В начале исполнения про граммы процессор засылает командные слова в регистр узла 21 и регистр 25 маски прерываний, в регистры командного слова узла 20 и регистры началь ного адреса узла 18 блоков 6. Содержимое регистра узла 21 в совокупности с информацией, выбранной на коммутационном поле этого узла, должно формировать следующие указаНИН в виде сигналов на выходах узла 21 этого блока: дпя каждого из формирователей 27-29 о номерах тех выходных разрядов второго коммутатора 23, сигналы которых должны выбираться для данного узла в качестве сигналов Y и X; о той логической операции, которая должна быть выполнена над сигналами Y и X j о том, следует ли остановить дальнейшие срабатывания узла от входных сигналов Y и X поеле его первого срабатывания (до нового разрешения от npouiaccopa); о вр менной задержке выходного сигнала уз ла относительно сигнала, инициирующе го его срабатывание, о длительности и полярности выходных сигналов - ана логично указанным в варианте Б. Содержимое регистра узла 20 в сов купности с информацией, набранной на его коммутационном поле каждого из блоков, должно формировать след лощие указания на выходах узла 20 одомере выходного сигнала блока 5, который должен инициировать одноразовое сраб . тывание блока-, о способе окончания работы по данному командному слову, окончание работы по командйому слову может фиксироватьсялибо по ко1918 личеству переданной информации, либо по внешнему для данного блока сигналу, либо смешанным образом по тому или другому признаку; о направлении обмена с абонентом, с которьм связан соответствующий блок 2, о формате этого абонента, о том, имеются ли в составе информации, с которой работает абонент, разряды контроля по mod 2, и о полярности сигналов контроля о форме и длительности выходных информационных сигналов дпя абонента, о количестве сдвигов, которые должны быть выполнены для освобозвдения или заполнения сдвигового регистра в локе 2, о формате обращения к памяти 1 данных в интересах обмена информацией с данным абонентом - аналогично указаниям в вариантах А и Bj о наличии или отсутствии необходимости в организации при обмене с данным абонентом кольца в буфере данных и о размере этого кольца, о количестве одноразовых срабатываний блока 6, при котором должен вырабатываться промежуточный сигнал и о номерах разрядов регистра сигналов управления, в которые должны передаваться этот промежуточный сигнал и сигнал об окончании работы по данному командному слову (либо об отсутствии необходимости передавать этот сигнал в регистр сигналов управления) - аиалогично указаниям в варианте Б, но с тем отличием,- что коды на кодовых входах дешифратора 19 могут указывать как на необходимость устаиовки определенного разряда регистра сигналов управления в единицу, так и на необходимость установки в о необходимости или об отсутствии необходимости передавать в регистр сигналов управления имеющийся в блоке 5 выходной сигнал счетчика 13, также о номере разряда регистра сигналов управления, куда должен быть передан этот сигнал и на какой именно вход указанного разряда (установки единицы или нуля - в виде кода на тех выходах узла 20, которые соединены с аходаьш д ви атора 19; о необходимости шш ее отсутствии прекратить срабатывание блока 6 по сигналам, поступакщим от блока 5 при появпеиии сигнала окончания работы по данному командному слову. Разослав управляющую информацию в регистры блока 5 и блоков 6, процессор 3 дальше в порядке, определенном его программой, скрывает разрешения на работу формирователей 27-29, имеющихся в составе блока 5 по обработке выходных сигналов коммутатора 23 этого блока и разрешения на срабатывание блоков по сигналам с выходов блока 5 сигналов в соответствии с указаниями в управляющей информации. Для этого процессор выполняет операции, формирухяцие сиг напы управления соответственно на на его выходах дпя сигналов управления, соединенных с входами блока5, а внутри этого блока - с входами для сигналов управления формирователей 27-29, а также формирующие сигналы управления на выходах для сигналов управления, соединенных с входами блоков 6, а внутри этих блоков - с входами для переключения триггеров 12 разрешения, причем триггеры разре шения в формирователях и в блоках 6 устанавливаются в состояние 1. До этого или после этого процессор 3, воэможно (в соответствии со своей программой), формирует некоторые начальные сигналы управления на выходах блока 5 (так же, как в вариантах А и Б ) и инициирует начальные срабатывания блоков 6 (так же, как в варианте Б, например, для того, чтобы произвести первое чтение из памяти данных I информации в сдвиговый регистр блока 2 для абонента : кото- рый в дальнейшем принимает информаци по сигналам, формируемым другим способом), после чего переходит в ждущий режим. Таким образом, блок 5 в соответ™ ствии с начальной кo g4yтaциeй, произ веденной заранее на первом и втором кo aIyтaциoнныx полях, и управляющей информацией, установленной процес сором 3 в его регистре узла 21, рабо тая, возможно, во взаимодействии с теми блoкa fи 6, которые используются в качестве пересчетных схем, ведет обработку всех сигналов управленияj поступаюощх от абонента, и сигналов, формируемых внутри устройства, и выр батывает из них сигналы управления для абонентов, сигналы для инициации срабатываний блоков 6 и для формирования в этих блоках сигналов око чания работы по заданному командному слову. 1 920 Собственно обмен информацией между абонентами и памятью 1 данных идет в общем аналогично варианту Б со следующими тремя отличиями. Во-первых, одноразовые срабатывания блоков 6 инициируются не процессором, а сигналами, поступающими с выходов блока 5 на входы блока 6 автономного, а внутри этого блока, в частности, на информационные входы мультиплексора 10, где нужный сигнал выбирается в соответствии скодом,устайовлеиньм заранее на кодовым входе. Во-вторых, выходные сигналы узлов счетчиков 13-15, проходя на выходы в соответствии с теми кодами, которые установлены заранее на входах дешифратора 19, поступая далее на входы блока 5, могут устанавливать определенные разряды регистра 24 сигналов управления в этом блоке как в состояние 1, так и в состояние О (в зависимости от кодов, имеющихся на указанных выше кодовых входах дешифратора 19), и предназначены как правило, не для прерывания программ процессора, а для формирования управляющих сигналов и организации взаимодействия блоков 6 между собой и с блоком 5. В третьих, окончание работы некоторого блока 6 по заданному командному слову может определяться не количеством информации, прошедшей между абонентом и памятью 1 данных, или не только этим количеством, но также одним из сигналов, поступакшщх с выводов блока сигналов управления 5 на входы блока 6. При наличии разрешающего сигнала на входе второг мультиплексора 11 из сигналов с входов блока, соединенных с входами мультиплексора 11, по номеру, указаннсму кодом на его входе, выбирается сигнал, который проходит на выход мультиплексора, устанавливает в О счетчики 13-15, проходит через дешифратор 19 на один из выходов блока и далее на соответствующий вход блока 5 сигналов управления, а в узле 18 производит либо запись в память 1 данных в случае, если обмен идет з направлении от абонента, даже если сдвиговый регистр не. полн1эстью заполнен, либо блокирует чтение из памяти 1 данных, если передача идет в направлении к абоненту, а сигнал окончания обмена по командному слову совпадает с сигналом освобождения памяти 1 данных. Взаимодействие блоков устройства между собой в варианте В осуществляется в основном через блок 5. Возмож ности, которые могут быть при этом реализованы, весьма разнообразны; 1

Фиг. 1 922, конкретные особенности взаимодействия, как ясно из предьщущего, опре-, деляются управляющей инфоргмацией в узлах 20 и 21, Таким образом, изобретение позволяет повысить бьютродействие устройства.

rfi

4

I

/ V

Urfn 2 1 f I I

I II I

hi t

JS

.lyv:

17T..... .... ..: