Устройство для контроля цифровых узлов Советский патент 1992 года по МПК G06F11/22 

Изобретение относится к вычислительной технике и может быть использовано при отладке,контроле и диагностике узлов цифровой вычислительной техники.

Цель изобретения -увеличение быстродействия устройства за счет уменьшения количества слов, выдаваемых при задании тестов и принимаемых для анализа реакций.

На фиг.1 представлена функциональная схема устройства; на фиг.2 - функциональная схема блока микропрограммного управления; на фиг.З и 4 - блок-схема алгоритма работы блока микропрограммного управления; на фиг.5 - формат адреса на выходе адресного порта интерфейса; на фиг б - блок счетчиков импульсов, вариант исполнения; на фиг.7 - временная диаграмма импульсов, выдаваемых блоком счетчиков импульсов; на фиг.8 - блок задания тестов и анализа реакций, вариант исполнения.

Устройство для контроля цифровых узлов (фиг.1) содержит блок 1 задания тестов и анализа реакций, блок 2 микропрограммного управления, вход кода операции и входы логических условий которого подключены соответственно к выходу режима кои- троля (линий управления) и выходу признака контроля (адресному порту) блока 1. Кроме того, устройство содержит дешифратор 3, управляющие Входы которого соединены с выходом блока 2, а его выходы соединены с С-входами триггеров 4 группы D-триггеров,регистр 5 теста, входы которого соединены с выходами триггеров 4, а выход регистра 5 соединен с информационными входами ключа 6 с тремя состояниями, выход которого является выходом устройства для подключения к входу контролируемого узла. Устройство также содержит элементы И 7, первые входы которых соединены с соответствующим входом регистра 5,

XI

СП

о

00

ю

.N

вторые входы элементов 7 через элемент 8 задержки соединены с тем же выходом регистра 5, а его выход соединен с управляющим входом (входом управления третьим состоянием) ключа 6. Входы регистра 9 ответа подключены к выходам ключа 6, а выходы регистра 9 - к входам мультиплексора 10. Выход мультиплексора 10 соединен с входом сдвигового регистра 11, параллельный вход-выход которого соединен с информационным входом-выходом блока 1, а выход регистра 11 соединен с входами регистра 4. Информационный вход блока 12 счетчиков импульсов соединен с информационным входом-выходом блока 1, а первый, второй и третий входы разрешения записи и синхровход блока 12 подключены к выходам блока 2. Первый выход блока 12 соединен с синхровходом регистра 5, второй выход блока 12 является синхровходом объекта контроля, а третий выход- синхровходом регистра 11.

Выходы блока 2 микропрограммного управления соединены с синхровходом управления параллельной записи и входом уп- равления чтением регистра 11 и стробирующим входом дешифратора 3. Дешифратор 3 может быть выполнен, например, на элементе 155ИДЗ, группа триггеров 4 - на элементах 555ТМ2, регистр 5 - на элементах 531ТМ9, элементы 8 - в виде RC- цепочек, ключ 6 - на элементах 155ЛП8, регистр 9 - на элементах 555ТМ9, мульти- плексор 10 - на элементах 155КП1, сдвиговый регистр 11 - па элементах 531ИР24.

Блок 2 микропрограммного управления (фиг.2) содержит мультиплексор 13 условий, формирователь 14 следующего адреса, память 15 микрокоманд, регистр 16 микрокоманд, дешифратор 17 микрокоманд, Кроме того, в состав блока 2 входят память 18 признаков, счетчик 19 адреса регистр 20 адреса. Входы 21 мультиплексора 13 соединены с адресным портом блока 1 и входом регистра 2(), входы 22 мультиплексора 13 - с линиями входа логических условий блока 1 и входом данных памяти 18, а еще один вход мультиплексора 13 соединен с выходом переноса счетчика 19. Выход 23 памяти 18 соединен с управлякщими входами дешифратора 3 и мультиплексора 10. Выход мультиплексора 13 соединен с первым входом формирователя 14, выход которого соединен с входом памяти 15, а выход памяти 15 микрокоманд - с входом регистра 16. Три выхода регистра 16 соединены соответственно с вторым входом формирователя 14, входом дешифратора 17 и управляющим входом мультиплексора 13. Первые два выхода дешифратора 17 соединены с входом

сброса и входом приращения счетчика 19, третий выход - с синхровходом регистра 20, четвертый выход - с входом управления за- писью-чтения памяти 18, адресные входы

которой подключены к выходу счетчика 19 и выходу регистра 20. Остальные выходы дешифратора 17 равноценны и составляют множество выходов блока 2 микропрограммного управления.

0 Мультиплексор 13 условий может быть выполнен, например, на элементе 531КП15, формирователь 14 - на элементе 531ЛП5, память 15 микрокоманд - на элементах 556РТ4, дешифратор 17 - на элементах

5 531ИД7, регистр 16 - на элементах 531ИР18, память 18- на элементах 155РУ7, счетчик 19-наэлементах531ИЕ17, регистр 20 - на элементах 555ТМ8.

Блок 12 счетчиков импульсов может

0 быть построен по схеме, приведенной на фиг.6. В его состав входят вычитающие счетчики 24-27, тактовый генератор 28, D-триг- гер 29, RS-триггер 30. Входы разрешения записи 31-33 счетчиков 24-26 соответст5 зенно,а также синхровход 34 D-триггера 29 соединены с выходами блока 2. Информационные входы счетчиков 24-26, которые обь- единены между собой и составляют информационный вход 35 блока 12, соеди0 нены с входом-выходом данных блока 1. Прямой выход триггера 29 соединен с управляющим входом тактового генератора 28, а инверсный выход триггера - с входом записи-счета вычитающего счетчика 27. Вы5 ход тактового генератора 28 соединен с син- хровходами счетчиков 24-27. Выходы переноса счетчиков 25 и 26 соединены с установочными входами RS-триггера 30, выход переноса счетчика 27 соединен с R-вхо0 дом триггера 29, Инверсный выход старшего разряда счетчика 27, выход переноса счетчика 24 и выход триггера 30 образуют соответственно выходы 36-38 блока 15. Выход 36 соединен с синровходом реги5 стра 5 теста, выход 37 - с синхровходом регистра 9 ответа, а выход 38 - с синхровходом объекта контроля.

Счетчики 24-27 могут быть построены, например, на элементах 500ИЕ136, такто0 вый генератор - на элементе 531ГГ1, триггеры 29 и 30 - на элементах 500ТМ131.

Структура блока 1 задания тестов и анализа реакций (фиг.8) аналогична структуре Одноименного блока в известном устройст5 ве для контроля и включает буферный регистр 39 данных, буферный регистр 40 адреса и шифратор 41 управления каналами. Шина 42 соединяет блоки 39-41 с ЭВМ 43, выход 44 является портом данных, а выход 45 - адресным портом. Шифратор 41

управления каналами формирует сигналы Разрешение записи 46 и Разрешение считывания 47. Сигналы 46 и 47 образуют линии 48 управления интерфейса. ЭВМ 43 обеспечивает реализацию алгоритмов генерации тестов и анализа реакций. Блоки 39- 41 вместе со связями образуют интерфейс связи ЭВМ с устройством контроля.

Устройство работает следующим образом.

После включения устройства выполняется настройка блока 12 и загрузка памяти 18. Настройка заключается в задании временных параметров выходных синхроимпульсов с выходом 36-38 путем записи в счетчики 24-26 кодов, определяющих задержки Т2-Т4 (фиг.7) Эта операция осуществляется следующим образом. ЭВМ выдает в канал 42 команду разрешения записи, сопровождая ее адресом абонента и кодом информации, подлежащей записи. Если адрес абонента соответствует адресу интерфейса, последний ретранслирует младшие разряды в адресный порт 45, а данные - в порт 44 данных Кроме того, интерфейс выдает сигнал Разрешение записи в линию 46. Информация с адресного порта и линии управления интерфейса поступает на вход блока 2, где и происходит ее анализ. Алгоритм работы блока 2 управления представлен на фиг 3 и 4. Формат адреса, поступающего с выхода 45 блока 1 на входы логических условий блока 2 представлен на фиг.5.

Разряды 0...4 отведены для адреса регистра, разряд 5 - для признака обращения к триггерам 4 или к регистру 9 ответа, а разряд 6 - для признака обращения к другим регистрам.

Адреса абонентов распределены следующим образом: адреса 0 15 предназначены для записи в память 18 закона распределения разрядов тестирующего слова; адреса 16...31 -для записи в память 18 закона распределения разрядов считываемого слова; адреса 32...47 - для записи слова в триггеры 4; адреса 48...63 - для считывания слова из регистра 9 ответа; адрес 64 - адрес счетчика 19 адреса; адреса 64. 66. 67 и 68 соответствуют адресам счетчиков 24, 25, 26 и триггеру 29 блока 12 соответственно; адрес 69 - адрес обращения к сдвиговому регистру 11.

Блок 2, получив команду Разрешение записи, анализирует состояние входов логических условий и в результате формирует сигнал на выходе дешифратора 17, соединенном с входом соответствующего регистра (фиг.З и 4). Появление сигналов на одном из входов 31, 32 или 33 приводит к загрузке

в счетчи 24, 25 или 26 соответственно информации из блока 1.

Загрузка производится следующим образом.

5На выходе блока 1 появляется команда

Разрешение записи, сопровождаемая адресом счетчика 19. После получения команды Разрешение записи блок 2 анализирует адрес абонента и выдает на

0 соответствующем выходе дешифратора 17 сигнал, который сбрасывает счетчик 19 в О. На выходе блока 1 опять появляется сигнал Разрешение записи, адрес зоны памяти 18 и код, который требуется записать

5 в память. Блок 2, проанализировав эти сигналы, выдает сигнал записи в регистр 20 (записывается адрес зоны памяти) и сигнал записи s память 18, а затем сигнал приращения - в счетчик 19. Счетчик 19 увеличива0 ет свое состояние. На выходе порта 45 блока 1 появляется новый код, который сопровождается командой Разрешение записи (адрес зоны памяти остается прежний). Блок 2 обеспечивает запись этого кода в память.

5 После заполнения всей зоны блок 1 выдает адрес следующей зоны памяти 18 и так далее, пока все ее зоны не будут загружены.

После загрузки блоков 12 и 18 производится загрузка регистра 11. Загрузка произ0 водится через блок 1, Из блока 1 поступает адрес регистра 11, код записи и сигнал Разрешение записи. Проанализировав эти сигналы, блок 2 выдает на вход управления регистра 11 команду Параллельное занесе5 ние, а на синхровход - сигнал записи. После записи кода в регистр 11 производится формирование тестирующего воздействия путем записи разрядов кода из регистра 11 в определенные триггеры 4.

0 Запись осуществляется следующим об- разом.

Вначале осуществляется сброс счетчика 19 в О. Затем на выходе блока 1 появляется сигнал Разрешение записи и адрес зоны

5 памяти 18, где содержится таблица, определяющая закон распределения разрядов передаваемого слова в триггерах 4. Блок 2 микропрограммного управления, проанализировав эти сигналы, осущестеляет запись

0 адреса зоны памяти в регистр 20 и выдает импульс на стробирующий вход дешифратора 3. На управляющие входы дешифратора 3 поступает код из памяти 18, который определяет в какой из триггеров 4 будет записан

5 разряд слова, поступивший с выхода регистра 1И на D-входы группы триггеров 4. После записи блок 2 выдает сигнал сдвига в регистр 11, импульс приращения - в счетчик 19 и осуществляет анализ признака переноса на выходе счетчика 19. Если признака

переноса нет, то аналогичным образом осуществляется запись следующего разряда тестирующего слова в выбранный триггер 4 и так далее, до тех пор, пока не появится признак переноса, что означает завершение записи всех разрядов слова из регистра 11.

Тестирующее воздействие может состоять из нескольких слов ЭВМ, так как его разрядность может превышать разрядность шины данных ЭВМ. Поэтому циклов записи слова в регистр 11 и запись его разрядов с выхода триггера 4 повторяется требуемое число раз. При этом, для каждого нового слова блок 1 выдает в регистр 20 очередной адрес зоны памяти 18. Когда будут записаны в триггеры 4 разряды всех слов, образующих тестирующее воздействие, необходимо осуществить передачу его в регистр 5 теста. Эта операция осуществляется с появлением в блоке 1 адреса триггера 29. При этом блок 2 выдает сигнал входного воздействия на вход 34 блока 12, а последний с заданной задержкой выдает импульсы с выходов 36- 38. В результате появления сигнала на выходе 36 осуществляется прием информации из группы триггеров 4 в регистр 5 теста. С выхода регистра 5 тестирующее слово поступает на входы элементов 8 задержки, входы элементов И 7 и ключа 6. С выхода ключа 6 оно поступает на объект контроля и на входы регистра 9.

Один разряд ключа б совместно с подключенным к нему элемен гом И 7 и элементом 8 задержки работает следующим образом. Пусть выход ключа б подключен к пассивному входу объекта узла контроля, а на выходе регистра 5 теста - нулевое логическое состояние. Тогда на выходе элемента И 7, а следовательно, и на управляющем входе ключа 6 нулевое логическое состояние. При этом ключ 6 находится в активном состоянии и логический уровень на его выходе определяется состоянием его информационного входа, т.е. нулевой. Как только состояния на выходе регистра 5 теста изменятся на единичные,, выход ключа 6 также переключается в единичное состояние и обеспечивает быстрый (за счет малого выходного сопротивления) перезаряд выходной емкости объекта контроля. С задержкой Т, определяемой элементом 8 задержки, на выходе элемента 8 появляется логическая 1. В результате на выходе элемента 7 также появляется 1 и переводит ключ б в третье устойчивое состояние. С этого момента времени логический уровень на выходе ключа б (для микросхем ТТЛ) может поддерживаться,например, с помощью резистора, через который каждый выход регистра 8 может быть подключен к источнику электропитания.

При переключении разряда регистра 5 из единичного в нулевое состояние элемент

И 7 закрыт, ключ 6 переведен в активное

состояние и на его выход проходит сигнал

нулевого уровня с информационного входа.

Таким образом, когда вход объекта кон-троля находится в пассивном состоянии, логический уровень на нем повторяет логический уровень на выходе регистра 8 теста, а время переключения логических сигналов определяется характеристиками ключа б.

Пусть вход объекта контроля находится в активном состоянии (т.е. является выходом). В этой ситуации логический уровень на выходе ключа 6 должен определяться состоянием объекта контроля. Это условие может

быть выполнено за счет перевода ключа б в третье устойчивое состояние путем установки разрядов регистра 5 теста в 1 (это достигается путем сброса в 1 всех триггеров 4 при включении питания устройства).

Таким образом, предлагаемая схема включения элементов 7 и 8 и ключа 6 обеспечивает как подачу тестирующих воздействий на объект контроля, так и получение с его выхода результатов тестирования.

Тестирующее слово на выходе регистра 9 сопровождается синхроимпульсом, выдаваемым блоком 12 с выхода 38. Параметры импульса и его временное расположение относительно момента приема в регистр 5

теста задается на этапе настройки блока 12. Этот блок обеспечивает управление временными параметрами синхроимпульсов при помощи кодов, загруженных в его счетчики по входу 35 из блока 1.

Из блока 1 в блок 12 поступают три m-разрядных кода: код t2, код t3 и код t4, загруженные в счетчики 24-26 соответственно путем подачи сигналов управления на

входы 31-33 соответственно. Названные три кода определяют временные соотношения и форму синхроимпульсов, приведенную на фиг.7, где временные интервалы t2, t3 и т.4 пропорциональны кодам: код т.2, код

t3 и код t4. причем интервал t1, а также длительности первого и второго синхроимпульсов фиксированы. Отсчет временных интервалов осуществляется от переднего фронта импульса входного воздействия, поступившего на вход 34 с выхода блока 2. Коэффициент пропорциональности между кодом и соответствующим интервалом определяется периодом Тг тактового генератора 28, работающего в старт-стопном

режиме, т.е. t(i) код ti)j Тг.

Значение периода Т может достигать 10 не при выполнении управляющих формирователей на микросхемах быстродействующей эмиттерно-связанной логики (например, серии 500). Разрядность кодов обычно может приниматься равной 7-12 двоичных разрядов в зависимости от максимальных значений временных интервалов.

После загрузки в счетчики 24-26 кодов t2, t3 и t4 из блока 1 и загрузки в счетчик 27 константы 2т-1 (эта константа записывается в счетчик по сигналу с выхода триггера 29) подается сигнал запуска на вход 34 блока 12, по переднему фронту которого устанавливается триггер 29 Сигнал с прямого выхода триггера 29 включает генератор 28, а сигнал с инверсного выхода устанавливает режим вычитания счетчика 27 Под воздействием тактовых импульсов происходит вычитание кодов из всех счетчиков. При достижении нулевого значения кода в каждом счетчике формируется импульс переноса, временное положение которого смещено относительно сигнала на входе 34 на время, пропорциональное коду На выходе 36 импульс появляется когда в счетчике 27 код становится равным 2т-/При достижении нулевого значения кода в счетчике 27 формируется импульс переноса, которыми сбрасывает триггер 29 по входу сброса Выходы переноса счетчиков 25 и 26, воздействуя на RS-входы триггера 30, обеспечивают формирование на выходе триггера синхроимпульсов с выхода 36 для объекта контроля

Разряды тестирующего слова и разряды реакции объекта контроля поступают на вход регистра 9. Момент приема в регистр 9 определяется импульсом с выхода 37 блока 12. С выхода регистра 9 информация поступает на вход мультиплексора 10, который выбирает нужные разряды входной информации и передает их в сдвиговый регистр 11, где формируется первое слово ответной реакции объекта на тестирующее воздействие (количество слов в ответе объекта на тестирующее воздействие зависит от количества выходных разрядов объекта контроля и разрядности шины данных ЭВМ). Происходит это следующим образом.

На выходе блока 1 появляется команда Разрешение чтения, сопровождаемая адресом зоны памяти 18 для считывания слова из регистра 9. Блок 2, проанализировав состояние линий управления блока 1 и состояние разрядов адреса, выдает сигнал сброса счетчика 19, а затем сигнал записи в регистр 20. На управляющих входах мультиплексора 10 появляется коде выхода памяти 18, который пропускает определенный

разряд слова с входа мультиплексора 10 на последовательный вход регистра 11. Блок 2 выдает сигнал сдвига в регистр 11 и сигнал приращения состояния в счетчик 19. После этого анализируется признак переноса на входе счетчика 19. Если его нет, то осуществляется запись со СДБИГОМ в регистр 11 следующего разряда слова, и так далее, до появления признака переноса. После этого

0 блок 2 формирует сигнал выдачи слова из регистра 11 через порт 45 данных блока 1 в ЭВМ 43.

Совокупность этих слов в ЭВМ представляет собой ответ объекта контроля на

5 тестирующее воздействие. Дальнейшая обработка реакции объекта контроля производится в соответствии с алгоритмом тестовой программы, загруженной в ЭВМ 43. Формула изобретения

0 1 Устройство для контроля цифровых узлов, содержащее блок микропрограммного управления, блок задания тестов и анализа реакций, группу из п триггеров, регистр теста, регистр ответа, блок счетчиков им5 пульсов, группу из п элементов И. группу из п элементов задержки, многоразрядный ключ, выход которого и информационный вход регистра ответа образуют вход-выход устройства для подключения к входу-выходу

0 объекта контроля, а -и (i 1, ,.,п) информационный вход многоразрядного ключа соединен с 1-м разрядом выхода регистра теста, входом i-ro элемента задержки и одним из входом i-ro элемента И, другой вход 1-го эле5 мента И соединен с выходом 1-го элемента задержки, а выход i-ro элемента И соединен с управляющим входом i-ro разряда многоразрядного ключа, вход кода операции и вход логических условий блока микропрог0 раммного управления подключены соответ- о ственно к выходу режима контроля и выходу признака контроля блока задания тестов и анализа реакций, информационный вход- выход блока задания тестов и анализа реак5 ций соединен с информационным входом блока счетчиков импульсов, выходы блока микропрограммного управления С первого по четвертый подключены к первому, второму и третьему входам разрешения записи и

0 синхровходу блока счетчиков импульсов, первый выход блока счетчиков импульсов соединен с синхровходом регистра теста, второй выход блока счетчиков импульсов является синхровходом объекта контроля, тре5 тий выход блока счетчиков импульсов соединен с синхровходом регистра ответа, выход 1-го триггера группы триггеров соединен с 1-м входом регистра теста, i-й вход регистра ответа соединен с i-м выходом многоразрядного ключа, отличающеес я тем, что, с целью повышения быстродействия устройства, в него введены дешифратор, мультиплексор и сдвиговый регистр, параллельный вход-выход которого соединен с информационным входом-вы- ходом блока задания тестов и анализа реакций, последовательный вход сдвигового регистра соединен с выходом мультиплексора, а последовательный выход сдвигового регистра соединен с D-входами всех триггеров группы, 1-й выход дешифратора соединен с С-входом 1-го триггера группы, 1-й вход мультиплексора соединен с 1-м выходом регистра ответа, а синхровход сдвигового регистра, вход разрешения па- раллельной записи и вход управления чтением сдвигового регистра, стробирующий вход дешифратора, управляющие входы дешифратора и мультиплексора соединены соответственно с выходами блока микро- программного управления с первого по шестой.

2. Устройство по п. 1, о т л и ч а ю щ е е- с я тем, что блок микропрограммного управления содержит мультиплексор условий, формирователь следующего адреса, память микрокоманд, регистр микрокоманд, дешифратор микрокоманд, память признаков, регистр адреса, счетчик адреса, информационный выход которого подключен к первому

адресному входу памяти признаков, а выход переноса счетчика адреса подключен к входу логических условий мультиплексора условий, первый и второй информационные входы которого соединены соответственно с входом кода операции и входом кода логических условий блока, информационный, вход регистра адреса подключен к входу логических условий блока, вход данных памяти признаков подключен к входу кода операции блока, выход регистра адреса подключен ко второму адресному входу памяти признаков, вход сброса счетчика адреса, вход приращения счетчика адреса, синхровход регистра адреса и вход управления записью-чтением памяти признаков со- единены с выходами дешифратора микрокоманд с первого по четвертый, остальные выходы дешифратора образуют выходы блока с первого по шестой, выход мультиплексора условий соединен с первым входом формирователя следующего адреса, выход которого соединен с входом памяти микрокоманд, выход памяти микрокоманд соединен с входом регистра микрокоманд, выходы с первого по третий которого соединены соответственно с вторым входом формирователя следующего адреса, входом дешифратора микрокоманд и управляющим входом мультиплексора условий.

Изобретение относится к вычислительной технике и может быть использовано np,i отладке, контроле и диагностике узлов цифровой вычислительной техники. Целью изобретения является увеличение быстродействия устройства за счет уменьшения количества слов, выдаваемых при задании тестов и принимаемых для анализа реакций С этой целью в устройство, содержащее блок микропрограммного управления, блок задания тестов и анализа реакций, труп iy из п триггеров, регистр теста, регистр о зе- та, блок счетчиков импульсов, группу из п элементов И, группу из п элементов эгдер- жки и многоразрядный ключ, введены дешифратор, мультиплексор и сдвиговый регистр. 1 з п. ф-лы, 8 ил. ел С

Г

вы&ачо на

C(JfTWlf&

cotnoMr fSfloeo

5sAT/f y/jfvS

ffMitfffO

сЬг# гл03&

eyOovof ffo Лдг /Sy/jpa& ля&щез0 а/гнааа j/

&ь/ёа 14 #0 S/)Of fSytyxrj ifi/ouiete еигноло 32

Оь/dova /fo Ълох SSystfat ляюцао

согнала J3

effovacatfs/v «мпульсо & Ctrlv „ficrooi

ЛСЛЬНОГ SOffCf- ue

8&&at/a c&Sfto

/Ю ffQ ptlucrp /Ф

e&farVO

/ta ко бнед при рсщеноа сьег- одресо У

Btxdow cc/t- и ало ts7tH s# на регистр W

per

i NX

+s

v

О&доча cut- HQAO на crptf&a ру баи/& wod

дешифратора &

BbtfobO CVtMG O CdtWiO

нб peivorp

w

S&fovQ НО /ЯЛ,

рощенид CW74UXO adfr саЧ

Styee рзтст/хз

Признак е7/м щения х rpctttvpasiT

или регистру QpubtfQ cufx uietJuii fyt/tu fieutcfpottf

&г.х- ...:

e

29

D

#

53

4-

J

tn

3f

9u2.6

2

36

-«.

m

26

V

с

$0

A§

I

tn

25

v С

M

37

v С

tt 7

вчч- if

t

№

w vr

4У

№