Регистр последовательного приближения Советский патент 1988 года по МПК G11C19/00 

Изобретение относится к области вычислительной .техники и предназначено для использования в аналогоцифро- вых преобразователях (А1Щ).

Известен регистр последовательного приближения, входящий в состав аналого-цифрового преобразователя. Этот регистр обладает высоким быстродействием, но сложен и потребляет значительную мощность.

Наиболее близким :.по технической сущности к предложенному является регистр, содержащий инвертор, Т-триггер, элемент ИЛИ-НЕ и ячейки, каждая из которых содержит первый и второй RS- и DRS-триггеры и элемент И, каждал разрядная ячейка, кроме первой и :последней, содержит элемент ИЛИ и в второй элемент И, так;товый вход вто- рого DRS-триггера каждого разряда соединен с выходом инвертора, выход которого соединен с тактовым входом первого RS-триггера каждой ячейки.

Недостатком этого регистра является низкое быстродействие. Другим недостатком известных регистров является снижение быстродействия AIPI последовательного приближения из-за того, что время цикла преобразования

Т„р t(N -1- 1), где N - число разрядов;

t период тактовой частоты, определяемой временем установления первого (старшего) разряда цифроанапогового преобразователя (ЦАП) .

Так как время установления старшего разряда из-за наибольшего его веса.превышает время установления любого из последующих разрядов, то время Тп получается завьшюнным, что снижает быстродействие АЦП и сужает область применения регистра.

Целью изобретения является расширение области применения регистра за счет обеспечения возможности работы его первого разряда в течение двух тактов.

Поставленная цель достигается тем, что в регистре последовательного приближения, содержащем Т-триггер и ячейки, каждая из которых состоит из первого и второго D-триггеров, элемента ИЛИ и, кроме первой и последней ячеек, элемента И, причем С-вхЬд второго D-триггера каждой нечетной ячейки соединен с инверсным а каждой четной ячейки, кроме последней, с прямым выходом Т-триггера, Т-вход которого является тактовым входом регистра, в отличие от прототипа прямой выход первого D-триггера каждой ячейки соединен с первым входом элемента ИЛ данной ячейки, инверсный выход второго D-триггера каждой ячейки, кроме |последней, соединен с С-входом пер- вого D-триггера и вторым входом элемента ИЛИ данной ячейки, а С-вход первого D-триггера и второй вход элемента ИЛИ последней ячейки соединены с прямым выходом Т-триггера, D-вход первого D-триггера каждой ячейки, кроме последней, является первым управляющим входом регистра, D-вход первого D-триггера последней ячейки является вторым управляющим входом регистра, выход элемента ИЛИ первой ячейки является одним информационным выходом регистра, а выход элемента ИЛИ каждой ячейки, кроме последней, соединен с первым входом элемента И данной ячейки, второй вход элемента И соединен с прямым выходом второго D-триггера предьщущей ячейки и с D-входом второго D-триггера данной ячейки, а выходы элементов И являются другими информационными выходами регистра, прямой выход второго D-триг гера предпоследней ячейки соединен с С-входом второго D-триггера последней ячейки, выход элемента ИЛИ последней ячейки соединен с R-входом второго D-триггера данной ячейки, прямой выход которого соединен с R-входом второго D-триггера каждой ячейки, D-вход второго D-триггера первой и последней ячеек является входом логической единицы.

На фиг.1 представлена структурная схема регистра на фиг.2 - временная диаграмма работы схемы.

Регистр содержит Т-триггер 1, разрядные ячейки 2, 3, 4, каждая из которых содержит первый 5 и второй 6Drтpиггepы, элемент ИЛИ 7 и, кроме первой и последней, элемент И 8. Регистр 5имеет первый 9 и второй 10 управляющие входы, тактовый вход 11 и выходы 12, 13.

Регистр работает следующим образом.

В исходном состоянии на входе 10 логическая единица, на прямых выхода D-триггеров 6 всех разрядов, кроме последнего,- также логическая единица, а на выходе D-триггера последне-5114979

го разряда - логический ноль, так как на его R-вход поступает логическая единица с выхода предпоследнего разряда, D-триггеры 5 всех разрядов, кроме последнего, находятся в режиме хранения предыдущей информации, так как на их С-входах - логические нули, поступающие с инверсных выходов D-триггеров 6 тех же разрядов, причем эта информация через элемент ИЛИ в первом разряде и через элементы ИЛИ

и И сохраняется на информационных выходах, С приходом логического нуля на вход- 10 триггер 5 последнего разряда 15 по тактовому сигналу С,, устанавливается в состояние логического нуля, по тактовому сигналу C« на выходе элемента ИЛИ 7 устанавливается логический ноль и на выходе D-триггера 6 20 последнего разряда устанавливается логическая единица, которая переводит . по R-входам 1 -триггеры 6 всех предыдущих разрядов в состояние логического нуля. Появление логической едини- 25 цЫ на инверсном выходе 1)-триггера 6 первого разряда переводит D-триггер 5 того же разряда в следящее положение и через элемент ИЛИ 7 устанавливает на информационном выходе первого 30 разряда логическую единицу, а на информационных выходах остальных разрядов устанавливается логический ноль, так как на входе элемента И 8 появляется логический ноль с прямого вьпсод-а gg D-триггера 6 предьщущего разряда.

При работе регистра в аналогоцифровом преобразователе последовательного приближения напряжение, соответ- до ствующее логической единице первого разряда цифроаналогового преобразователя, и сравнивается с измеряемым напряжением U. Если U , где Uu.An - напряжение, поступакЯцее на45

компаратор с цифро-аналогового преобразователя, то на выходе компаратора появляется логическая единица, если и, на выходе - логический ноль,

Допустим, что и VU,M 50 где а - код первого разряда регистра, тогда на выходе компаратора (входе 9 регистра) будет сигнал логического нуля, который устанавливает D-триггер 5 первого разряда в состоя- gg ние логического нуля, что соответствует коду а О,

С окончанием первого тактового им пульса D-триггер 6 последнего разря4

да, установленный в единичное состояние сигналом С с выхода элемент ИЛИ 7, по R-входу устанавливается в состояние логического нуля, однако состояние D-триггеров 6 остальных разрядов не изменяется, так как на |их входах - либо логический нуль, |Либо они тактируются следую1цим такjTOM. С окончанием второго тактового импульса появляющаяся единичная фаза сигнала С устанавливает D-триггер 6 первого разряда в состояние логической единицы, что переводит Dтриггер 5 первого разряда в режим хранения и устанавливает через элемент И следующего разряда логическую единицу на его информационном выходе. Таким образом, опробование первого старшего разряда, ЦАП продолжается в течение двух тактовых импульсов и, если, как было предположено выше, и« а Цщ то а О и сохраняется до конца преобразования,

Допустим, что и, Uii,An где ag - код второго разряда, а UK2 напряжение ЦАПа, соответствукмцее второму разряду. Тогда в пределах третьего тактового импульсана вход 9 поступает логическая единица, которая должна оставить триггер 5 второго разряда в состоянии логической единицы, что соответствует коду ag 1,

Далее с приходом 4-го тактового импульса триггер 6 второго разряда устанавливается в состояние логической единицы, на тактовый вход D-триггера 5 второго разряда поступает сигнал, логического нуля, D-триггер 5 переходит в режим хранения и логическая единица с его выхода через элемент ИЛИ 7 и элемент И 8, на втором входе которого сохраняется логическая единица от D-триггера 6 первого разряда устанавливается на информационном выходе второго разряда,

После установки кода в младшем разряде на тактовый вход D-триггера 6 последнего разряда поступает логическая единица, и триггер 6 снова устанавливается в единичное состояние, процесс преобразования повторяется. Если до окончания цикла преобразова.ния сигнал на входе 10 получает единичное значение, то триггер 6 последнего .разряда остается в нулевом сое

РЕГИСТР ПОСЛЕДОВАТЕЛЬНОГО ПРИБЛИЖЕНИЯ, содержащий Т-триггер и ячейки, каждая из которых состоит из первого и второго D-триггеров, Элемента ИЛИ и, кроме первой и последней ячеек, элемента И, причем Свход второго D-триггера каждой нечетной ячейки соединен с инверсным, а каждой четной ячейки, кроме последней, с прямым выходом Т-триггера, Т-вход которого является тактовым входом регистра, отличающийс я тем, что, с целью расширения области применения регистра за счет обеспечения возможности работы его первого разряда в течение вух тактов, прямой выход первого D-триггера каждой ячейки соединен с первым входом элемента ИЛИ данной ячейки, инверсный выход второго D-триггера каждой ячейки, кроме последней, соединен с С-входом первого П-триггера и вторым входом элемента ИЛИ данной ячейки, а С-вход первого П-триггера и . второй вход элемента ИЛИ последней ячейки соединены с прямым выходом Т-триггера, D-вход первого D-триггера каждой ячейки, кроме последней, является первым управляющим входом регистра, D-вход первого D-триггера последней ячейки является вторым управляющим входом регистра, выход элемента ИЛИ первой ячейки является одним информационным выходом регистра, а выход элемента ИЛИ каждой ячейки, кроме последней, соединён с первым входом элемента И данной ячейки, второй вход элемента И соединен с прямым выходом второго D-триггера предьщущей ячейки и с D-входом второго Dтриггера данной ячейки, а выходы элементов И являются другими информационными выходами регистра, прямой выход второго D-триггера предпоследней ячейки соединен с С-входом второго D-триггера последней ячейки, выход 4 СО элемента ИЛИ последней ячейки соединен с R-входом второго D-триггера 1 данной ячейки, прямой выход .которого соединен с R-входом второго D-тригге-, ра каждой ячейки, D-вход второго Dтриггера первой и последней ячеек является входом логической единицы.