Многоканальный сигнатурный анализатор Советский патент 1985 года по МПК H03M13/05 

рого соединен с выходом шестнадцатого разряда 16-разрядного параллельного регистра, выход семнадцатого сумматора по модулю два подключен к первому входу тридцать пятого сумматора по модулю два, второй вход которого соединен с выходом пятнадцатого разряда 16-разрядного параллельного регистра, выход восемнадцатого сумматора по модулю два подключен к первому входу тридцать седьмого сумматора по модулю два, второй вход которого соединен с выходом четырнадцатого разряда 16-разрядного параллельного регистра, выход девятнадцатого сумматора по модулю два подключен к первому входу тридцать девятого сумматора по модулю два, второй вход которого соединен с выходом девятого разряда 16-разрядного параллельного регистра, выход двадцатого сумматора по модулю два подключен к первому входу сорок первого сумматора по модулю два, второй вход которого соединен с выходом восьмого разряда 16-разрядного регистра, выход двадцать первого сумматора по модулю два подключен к первому входу сорок третьего сумматора по модулю два, второй выход которого соединен с выходом седьмого разряда 16-разрядного параллельного регистра, выход двадцать второго сумматора по модулю два подключен к первому входу сорок пятого сумматора по модулю два, второй вход которого соединен с выходом первого разряда 16 -разрядного параллельного регистра, выход двадцать третьего сумматора по модулю два подключен к первым входам сорок шестого и сорок седьмого сумматоров по модулю два, выходы которых подключены соответственно к первому и седьмому входам 16разрядного параллельного регистра, выход шестого разряда которого подключен к второму входу сорок шестого сумматора по модулю два, выход двадцать четвертого сумматора по модулю два подключен к первым входам сорок восьмого и сорок девятого сумматоров по модулю два, выходы которых подключены соответственно к второму и восьмому входам 16-разрядного параллельного регистра, выход пятого разряда которого подключен к второму входу сорок восьмого сумматора по модулю два, выход двадцать пятого сумматора по модулю два подключен к первым входам пятидесятого и пятьдесят первого сумматоров по модулю два, выходы которых подключены соответственно к третьему и девятому входам 16-разрядного параллельного регистра, выход четвертого разряда которого подключен к второму входу пятидесятого сумматора по модулю два, выход двадцать шестого сумматора по модулю два подключен к первому входу пятьдесят второго сумматора по модулю два, выход которого подключен к четвертому входу 16-разрядного параллельного регистра, выход шестого разряда которого подключен к второму входу пятьдесят второго сумматора по модулю два, выход двадцать седьмого сумматора по модулю два подключен к первому входу пятьдесят третьего сумматора по модулю два, выход которого подключен к пятому входу 16-разрядного параллельного регистра, выход пятого разряда которого подключен к второму входу пятьдесят третьего сумматора по модулю два, выход двадцать восьмого сумматора по модулю два подключен к первому входу пятьдесят четвертого сумматора по модулю два, выход которого подключен к шестому входу 16-разрядного параллельного регистра, выход четвертого разряда которого подключен к второму входу пятьдесят четвертого сумматора по модулю два, выход двадцать девятого сумматора по модулю два подключен к второму входу сорок седьмого сумматора по модулю два , выход тридцатого сумматора по модулю два подключен к второму входу сорок девятого сумматора по модулю два, выход тридцать первого сумматора по модулю два подключен к второму входу пятьдесят первого сумматора по модулю два, выход тридцать второго сумматора по модулю два подключен к первому входу пятьдесят пятого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом тридцать третьего сумматора по модулю два и десятым входом 16-разрядного параллельного регистра, выход тридцать четвертого сумматора по модулю два подключен к первому входу пятьдесят шестого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом тридцать пятого сумматора по модулю два и одиннадцатым входом 16-разрядного параллельного регистра, выход тридцать шестого сумматора по модулю два подключен к первому входу пятьдесят седьмого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходами тридцать седьмого сумматора по модулю два и с двенадцатым входом 16-разрядного параллельного регистра, выход тридцать восьмого сумматора по модулю два подключен к первому входу пятьдесят восьмого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом тридцать девятого сумматора по модулю два и с тринадцатым входом 16-разрядного параллельного регистра, выход сорокового сумматора по модулю два подключен к первому входу пятьдесят девятого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом сорок первого сумматора по модулю два и с четырнадцатым входом 16-разрядного параллельного регистра, выход сорок второго сумматора по модулю

два подключен к первому входу шестидесятого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом сорок третьего сумматора по модулю два и пятнадцатым входом 16-разрядного параллельного регистра, выход сорок четвертого сумматора по модулю два подключен к первому входу шестьдесят первого сумматора по модулю два, второй вход и выход которого соединены соответственно с выходом сорок пятого сумматора по модулю два и шестнадцатым входом 16-разрядного параллельного регистра, выход первого разряда которого соединен с первым входом двенадцатого сумматора по модулю два, выход второго разряда соединен с первыми входами десятого и двадцать первого сумматоров по модулю два, выход третьего разряда содинен с первыми входами восьмого и двадцатого сумматоров по модулю два, выход четвертого разряда соединен с первым входом девятнадцатого сумматора по модулю два, выход пятого разряда соединен с первым входом восемнадцатого сумматора по модулю два, выход шестогого разряда соединен с первыми входами семнадцатого и двадцать второго сумматоров по модулю два, выход седьмого разряда соединен с первыми входами шестого и шестнадцатого сумматоров по модулю два и с вторым входом двенадцатого сумматора по модулю два, выход восьмого

разряда соединен с первыми входами четвертого и пятнадцатого сумматоров по модулю два и с вторым входом десятого сумматора по модулют два, выход девятого разряда соединен с первыми входами второго и четырнадцатого сумматоров по модулю два и с вторым входом восьмого сумматора по модулю два, выход десятого раз,ряда соединен с первыми входами пятого и тринадцатого сумматоров по модулю два, выход одиннадцатого разряда соединен с первыми входами третьего и одиннадцатого сумматоров по модулю два, выход двенадцатого разряда соединен с первыми входами первого и девятого сумматоров по модулю два, выход тринадцатого разряда соединен с первым входом седьмого сумматора по модулю два, выход четырнадцатого разряда соединен с вторым входом шестого сумматора по модулю два, выход пятнадцатого разряда соединен с вторым входом четвертого сумматора по модулю два, выход шестнадцатого разряда соединен с вторым входом второго сумматора по модулю два причем первые входы первого, третьего, пятого, седьмого, девятого, одиннадцатого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатоо, семнадцатого, восемнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать второго сумматоров по модулю два являются соответствующими входами анализатора.

МНОГОКАНАЛЬНЫЙ СИГНАТУРНЫЙ АНАЛИЗАТОР, содержащий 16-разрядный параллельный регистр, выходы которого являются выходами анализатора, и логической комбинационный блок, соответствующие входы которого являются входами анализатора, другие входы логического комбинационного блока соединены с выходами 16-разрядного параллельного регистра, отличающийся тем, что, с целью повыщения быстродействия, логический комбинационный блок выполнен на щестидесяти одном двухвходовом сумматоре по модулю два, выход первого сумматора по модулю два подключен к первым входам двадцать третьего и тридцать второго сумматоров по модулю два, выход второго сумматора по модулю два подключен к второму входу двадцать третьего сумматора по модулю два, выход третьего сумматора по модулю два подключен к первым входам двадцать четвертого и тридцать четвертого сумматоров по модулю два, выход четвертого сумматора по модулю два подключен к второму входу двадцать четвертого сумматора по модулю два, выход пятого сумматора по модулю два подключен к первым входам двадцать пятого и тридцать щестого сумматоров по модулю два, выход шестого сумматора по модулю два подключен к второму входу двадцать пятого сумматора по модулю два, выход седьмого сумматора по модулю два подключен к первому входу двадцать щестого сумматора по модулю два и к вторым входам тридцать восьмого и тридцать второго сумматоров по модулю два, выход восьмого сумматора по модулю два подключен к второму входу двадцать шестого сумматора по -модулю два, выход девятого сумматора по модулю два подключен к второму входу тридцать четвертого сумматора по модулю два и к первым входам сорокового и двадцать седьмого сумматоров по модулю два, выход десятого сумматора по модулю два подключен к второму входу двадцать седьмого сумматора по модулю два, выход одиннадцатого сумматора по модулю два подключен к первым входам двадцать восьмого и сорок второго сумматоров по модулю два и к второму входу S тридцать щестого сумматора по модулю два, выход двенадцатого сумматора по мо(Л дулю два подключен к второму входу двадцать восьмого сумматора по модулю два, выход тринадцатого сумматора по модулю два подключен к первым входам тридцать восьмого, сорок четвертого и двадцать девятого сумматоров по модулю два, второй вход которого соединен с выходом третьего разряда 16-разрядного параллельного регистра, выход четырнадцатого сумматора по модулю два подключен к второму входу ю сорокового сумматора по модулую два и к первому входу тридцатого сумматора по о модулю два, второй вход которого соединен с выходом второго разряда 16-разрядного 00 параллельного регистра, выход пятнадцатого сумматора по модулю два подключен к второму входу сорок второго сумматора по модулю два и к первому входу тридцать первого сумматора по модулю два, второй вход которого соединен с выходом первого разряда 16-разрядного параллельного регистра, выход шестнадцатого сумматора по модулю два подключен к второму входу сорок четвертого сумматора по модулю два и к первому входу тридцать третьего сумматора по модулю два, второй вход кото

Изобретение относится к цифровой вычислительной технике и может использоваться для контроля и диагностики неисправностей в цифровых устройствах.

Цель изобретения - повышение быстродействия.

На чертеже представлена структурная алектрическая схема предложенного анализатора.

Многоканальный сигнатурный анализатор содержит 16-разрядный параллельный регистр 1, логический комбинационный блок 2, выполненный на шестидесяти одном двухвходовом сумматоре по модулю два 3-63.

Многоканальный сигнатурный анализатор работает следующим образом.

По 16 входным каналам с проверямого устройства (не показан) на логический комбинационный блок 2 поступает двоичная последовательность, которая суммируется по модулю два с соответствующими разрядами 16-разрядного параллельного регистра 1. Соответствующий полином обратных связей, описывающий правило суммирования, выражается формулой

Р(Х) Х4х +Х-ЬХ + 1.(1)

с выхода логического комбинационного блока 2 результаты по приходу внещнего синхроимпульса записываются в 16-разрядный параллельный регистр 1. После окончания поступления информации по входным каналам в 16-разрядном параллельном регистре 1 остается 16-разрядный двоичный код (сигнатура), который поступает на выход анализатора для сравнения с эталоном.

Повыщение быстродействия в предлагаемом МСА достигается за счет существенного снижения количества обратных связей, поскольку при построении схемы использован полином обратных связей (1), вместо полинома (Р(Х) Х + Х -Ы

который используется в прототипе. Существенное снижение количества обратных связей позволяет построить логический комбинационный блок 2 на шестидесяти одном цвухвходовом сумматоре по модулю два 3-63, соединенных в соответствии с логическим выражением для полинома (1).

Пусть начальное значение выходов 16разрядного параллельного регистра 1 - 0000000000000000. Пусть на вход анализатора поступает первое двоичное слово последовательности 1111111111111111, причем младший бит расположен слева. С выходов логического комбинационного блока 2 на входы 16-разрядного параллельного регистра 1 поступают следующие логические значения

Ro l®0®0®OeO l

R,ieo@o®o®o i

R2 1@0®0@0®0 1

R3 ieo®o®o®o i

R4 1@0®0®0®0 1 R5 1®0®0®0®0 1

Rg i®ieo®o®o0o@o o

R7 1®1®0®0®0®0®0 0

R8 iei@o®o®o®o®o o R9 1 e 1 @ 1 ®o®o®o®o 1

Rio l®l®l®0®0®0®0 l Ri2 l®l®l®0®0®0®0

Ri3 i®i®o®i®oeo®o i

Ri4 l®l®0®l®0®0®0 l R,5 1@1@0®1®0®0®0 1

После прихода синхроимпульса на выходах 16-разрядного параллельного регистра 1 установится двоичное слово 1111110001111111. Пусть на вход анализатора поступает следующее двоичное слово последовательности 0000000000000000. С выходов логического комбинационного блока 2 на входы 16-разрядного параллельного регистра 1 гтоступят следующие логические значения

Ro 0®l®0®l®l l R,0®1®0®1®1 1 R2 0®1®0® 1 R3 0®l®l®0®l- 1 R 0®1®1®0®1 1

R5 0®1®1®0®1 1

g. 0®0®0®1®1®1®1 0 R7 0®0®0®1®1® R8 0®0®0® 1 ® 1 ® 100 1 000® 10101 00 1 Rio 000010001®101 0 Rii 000®l®0® 101 Ri2 0000100® 10001 1 Ri3 000®0®0®l®001 0 Ri400000®0® 10001 0

После прихода синхроимпульса на выходе 16-разрядного параллельного регистра 1 установится двоичное слово 1111110111001001, которое является сигнатурой для последовательности из двух указанных выше слов.