Устройство для контроля сбоев псевдослучайного испытательного сигнала Советский патент 1985 года по МПК H04L11/08 H04B3/46 

выходами каждого предьздущего счетчика, сдвигающий выход первого счетчика подключен к сдвигающему входу счетчика меток времени, сдвигающий выход которого подключен к сдвигающему входу последнего счетчика, адресный выход, выход запроса и вход приема синхроимпульса вычислительного блока соединены соответственно с адресным входом, входом запроса и выходом синхроимпульса блока управления, входы запрета счета, .сброса и управления сдвигом счетчиков и счетчика меток времени соединены соответственно с выходами запрета счета, сброса и управления сдвигом блока управления, вход запрета которого соединен с выходом блока интегрирования, синхронизирующие входы счетчиков соединены с первым

72056 .

выходом генератора тактовый частоты.

, 2. Устройство поп.1,отличающееся тем, что блок управления выполнен в виде элемента ИЛИ, последовательно соединенных дешифратора, элемента И и генератора пачек импульсов, первый вход элемента ИЛИ соединен с первым выходом дешифратора, второй выход которого, а также выходы элемента ИЛИ, генератора пачек импульсов и элемента И являются соответственно выходом сброса, выходом запрета счета, выходом управления сдвигом и выходом синхроимпульса блока управления, адресным входом, входом запроса и входом запрета ко торого являются соответственно вход дешифратора, второй вход элемента И и второй вход элемента ИЛИ.

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СБОЕВ ПСЕВДОСЛУЧАЙНОГО ИСПЫТАТЕЛЬНОГО СИГНАЛА, содержащее блок интегрирования, генератор псевдослучайного сигнала, генератор тактовой частоты, входной коммутатор, последовательно соединенные первые основной сумматор по модулю два и D-триггер, последовательно соеди- ненные вторые основной сумматор по модулю два и D-триггер, последовательно соединенные первые блок задержки и дополнительный сумматор по модулю два, последовательно соединенные вторые блок задержки и дополнительный сумматор по модулю два, первые сигнальные входы первого и второго основных сумматоров по модулю два соедг нены с соответствующими выходами генератора псевдослучайного сигнала, первый выход генератора тактовой частоты подключен к первому управляющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго Ю триггеров, первого и второго блоков . задержки, второй выход генератора , тактовой частоты подключены к вто- .; рому управляющему входу входного коммутатора, первый выход которого подключен к второму сигнальному входу второго основного сумматора по модулю два и к сигнальному входу второго блока задержки, второй выход входного коммутатора подключен к второму сигнальному входу первого основного сумматора по модулю два и к сигнальному входу первого блока задержки, выходы первого и второго Ц-триггеров подключены соответстi венно к вторым входам первого и вто(Л рого дополнительных сумматоров по модулю два, выходы которых подключены к соответствующим входам генера- ; тора псевдослучайного сигнала, выход первого основного сумматора по модулю два подключен к входу блока интегрирования, выход которого под ключен к входу сброса первого и ГС второго Р-триггеров, отличаюо сд щееся тем, что, с целью повышения достоверности при одновременной о автоматизации контроля параметров потока сбоев, в него введены N счетчиков, где N -ЧИСЛО каналов обработки сигнала, последовательно соединенные генератор меток времени и счетчик меток времени, блок управления и последовательно соединенные вычислительный блок и блок индикации, сигнальные входы счетчиков соединены с выходами соответствующих первого и второго D -триггеров, сдвигающие входы каждого последующего счетчика соединены с сдвигающими

1

Изобретение относится к технике измерений в цифровых линиях связи и может Использоваться для выявления сбоев испытательного псевдослучайного сигнала, поступающего на вход линии связи, а также на выходе линии связи.

Особенностью предложенного устройства является то, что оно предназначено для линий связи со скороетью свыше 140 Мбит/с, в которых не могут быть использованы технические средства менее скоростных линий связи из-за недостаточного быстродействия.

Цель изобретения - повьшение достоверности при одновременной автоматизации контроля параметров потока сбоев.

Иа фиг.1 представлена структурная электрическая схема предложенного устройства, на фиг.2 - блок управления, вариант.

Устройство для контроля сбоев псевдослучайного испытательного сигнала содержит генератор 1 псевдослучайного сигнала,состоящий из тринадцати D -триггеров 2-14 и двух сумматоров по модулю два 15 и 16, генератор 1 7 тактовой частоты,входной

коммутатор 18, первый и второй сумматоры по модулю два 19 и 20, первый и второй блоки задержки 21 и 22, первый и второй дополнительные сумматоры по модулю два 23 и 24, первый и второй D -триггеры 25 и 26 блок 2,1 интегрирования, состоящий КЗ фильтра нижних частот 28 и порогового элемента 29, N счетчиков 30 -30j, блок 31 индикации, счетчик 32 меток времени, генератор 33 меток времени, блок 34 управления,, вычислительный блок 35..

Блок 34 управления содержит(фиг.2 дешифратор 36, элемент ИЛИ 37, генератор 38 пачек импульсов и элемент И 39.

Устройство работает следующим образом.

Исследуемый сигнал в виде М-последовательности поступает на вход входного коммутатора 18, который осуществляет в данном случае преобразование из последовательного кода на входе в двух-разрядньш бинарный параллельньй код на своих выходах. При этом на каждом выходе входного коммутатора 18 длительность кодового импульса равна двум тактовым интервалам, причем сигнал, поступаюший на вход второго сумматора по модулю два 20, соответствует сигналу Spi-i в первой половине предьщущего двухтактного интервала, а сигнал, поступающий на вход первого сумматора по модулю два 19 - сигналу 5 во второй половине предыдущего двухтактового преобразования из последовательного кода на входе в параллельньш код на выходе входного коммутатора 18. Начало двухтактового интервала задается напряжением полутактовой частоты с выхода генератора 17 тактовой частоты. (Генератор 1 входит в состав регенерационной аппаратуры исследуемой линии связи либо является специальным выделителе тактовой частоты в предложенном устройстве ,подобным вьзделителям тактовой частоты регенераторов). Обозначим 5 и 5|,. соответственно как коды сигналов на выходах первого и второго Э -триггеров 25 и 26 аналогично кодам Sp, и 5. в первой и второй половинах двухтактового интервала, задаваемого напряжением полутактовой частоты с выхода генератора 17 тактовой частоты. Выразим коды З.и 5 через 5,, и 5„ и оператор задержки X . Поскольку задержка в каждом из В -триггеров 2-14 генератора 1 и первом и втором блоках задержки 21 и 22 равна двум тактовым интервалам, то оператор задержки в них выражается в форме Х Предложенное устройство может работать в двух режимах. Режим синхронизации, когда первьй и второй D -триггеры 25 и -26 сброшены в нулевое состояние импульсом, сформированным на выходе порогового элемента 29 блока 27 интегрирования Режим измерения сбоев, когда логические уровни напряжения на выходах первого и второго D -триггеров 25 и 26 изменяются в соответствии с сигналами на входах первого и второго сумматоров по модулю два 19 и 20, поскольку логический уровень напряжения на выходе порогового элемента 29 равен нулю. Получаем вьфажение для кодов S,, и 5р на выходах второго и первого сумматоров по модулю два 20 и 19 в первой и второй половинах двухтактового интервала в режиме синхро низации, при котором с выхода перво го сумматора по модулю два 19 на вх блока 27 интегрирования поступает непрерывный поток импульсов ошибок. На выходе блока 27 интегрирования вырабатывается при этом сигнал уровня логической единицы, который сбрасывает в нулевое состояние первый и второй D -триггеры 25 и 26. Указанньш поток импульсов ошибок образуется потому, что сигнал, записан- ньй в D -триггерах 2-14 генератора 1 в момент включения устройства, не соответствует по структуре псевдослучайной последовательности, поступающей на вход входного коммутатора 18. В этом случае код сигнала 5 выражается суммой по модулю два кода на одном входе второго сумматора по модулю два 20 и кода на выходе Б-триггера 9 генератора 1, который можно выразить в следующем виде , О)где выражение в скобках соответствует коду на выходе сумматора по модулю два 15 генератора 1, которое является результатом суммирования кода 5п на первом и втором его входах. Тогда справедливо соотношение 5:,:9„.,0„х%5„х -. (У, Аналогично можно вычислить, что код на выходе первого сумматора по модулю два 19 5 выражается в виде 5: 5„Ч5„-,Х .5„.,Х).5„.,Х. Ч-1 « Кед 5 является результатом задержки псевдослучайного сигнала на один такт. Поэтому используя оператор задержки X, можно записать соотношение , подставив которое в (2) и (3), получаем выражения ., U). s;.s,t.), U) - / 1/f в которых полином 1+Х + X соответствует образующему полиному генератора 1 псевдослучайного сигнала в виде М-последоватепьности. Если псевдослучайный сигнал 5.1 5р вырабатывается генератором 1

со структурой обратных связей, описываемой образующим полиномом l+X + Х и не содержит сбоев, то 5п и 5,, равны нулю, В этом случае на входах сброса первого и второго

D -триггеров 25 и 26 установится напряжение логического нуля, поскольку на вход блока 27 интегрирования, а значит и на вход фильтра нижних частот 28 поступает нулевое напряжение. В результате первый и второй D -триггеры 25 и 26 будут функционировать как блоки задержки. Устройство переходит в режим измерения сбоев.

Если при этом в псевдослучайном сигнале появляются отклонения (сбои

Ь по сравнению с эталонной М-последовательностью, т.е, если

п-1 2м( ().

,

(ft)

где 5т (п-1) и 5,у,р| - соответствующ значения кодов для М-последовательности в первой и второй половинах двухтактового интервала,

j и п аналогичные значен для сбоев М-последовательности, то на входах первого и второго D триггеров 26 и 25 появляются сигналы ошибки 5|,1, , которые меняют логические уровни поступающего входного сигнала 5 г,.-, , 5 При этом опорная псевдослучайная последовательность, записанная ранее в генераторе 1, не меняется. Благодаря этому на выходах первого и второго D -триггеров 26 и 25 выде- ляется сигналы ошибок (сбоев) 5| , соответствующие сигналам сбоев -п-1 I п входного испытательного псевдослучайного сигнала. Структура пачек сбоев в таком случае регистрируется без искажений, причем на выходах первого и второго D-триггеров 25 и 26 появляются сигналы I

3;.,п-, , . (9) первый из которьк соответствует по времени сЭою, приходящемуся на первую половину двухтактового интервала, а второй - на вторую половину двухтактового интервала напряжения . полутактовой частоты,

Покажем теперь, каким образом в предложенном устройстве выходные

сигналы 5(,., 5, выражаются через входные сигналы Sn-i Sn предложенного устройства, работающего в режиме измерения сбоев, может быть записана следующая система уравнений

5n4Sn S,o) i Xto)

i ,

Зп.1 ()Х

(-111

S3(5,)X(uX) (n)

: 5,o45n-,)X (13)

где S(j , Sg - сигналы -на вьрсодах

Б-триггеров 10 и 9 генератора 1,

Из системы уравнений (10)-(13) могут быть получены следующие уравнения для S,. и Зп

Sn--S.(,.).5U(X«.) ; (И

5;-.,().s(x-.x-), 05

откуда следует, что с учетом (4)

.. W

5,5,)) - (17)

Умножение на образующий полином .1 + Xi уравнениях (16) и (17) означает вьщеление ошибок р., f, /см, (7) и (8)7 из принятой М-последбвательности. Поэтому уравнения (16) и (17) для сбоев ti-i, tn могут-быть после соответствующих преобразований записаны в следующей форме

пХ-. C- n-iX. (18)

где fcI,.., , ЕП - сигналы ощибок (сбоев) на выходах первого и второго D триггеров 25 и 26, Уравнения (18) показьшают, что сигналы ошибок на выходах первого и второго D -триггеров 25 и 26 задержаны на два тактовых интервала по отношению к сигналу ошибок (сбоев) во входной последовательности, однако структура пачки сбоев на выходе полностью соответствует структуре пачки сбоев на входе. Благодаря тому,что имеющиеся в устройстве сумматоры по модулю два нигде не соединяются непосредственно друг с другом, поскольку разделены D -триггерами,сумма задержек в сумматоре по модулю два Сд и в D -триггере f , необходимая для работоспособности устройства, должна быть не больше двойного тактового интервала 2Т, т.е. Cj + Тд 2Г . (19) Если V НС, то максимальное значение тактовой частоты , равно 250 МГц. Как показьшают эксперименты, при существующей отечес.твенной элементной базе (интегральные схемы серий 100, 500 и 570 ТМ1) могут быть построены счетчики 30 максимальной скоростью счета не более 220 МГц. Однако-для сверхвысокоскоростной цифровой связи необходимо обеспечить работу устройства при следующих дискретных значениях тактовой частоты:140, 280, 560 и 1200 МГц. Поскольку разработка аппаратуры для т-актовойчастоты 140 МГц может быть выполнена уже известными средствами, следующей задачей является достижение быстродействия 280 и 560 МГц. Здесь ограничивающими факторами являются недостаточная максимальная скорость сдвига информации в генераторе псев дослучайного сигнала (160 МГц) и не достаточное быстродействие счетчикон 30 (220 МГц). В предложенном устройстве, предназначенном для регистрации импульсов сбоев, следующих с частотой до 280 МГц и более, имеется как минимум два канала счета импульсов. На счетные входы счетчиков поступают импульсы сбоев в параллельном коде с выходов первого и вт рого D-триггеров 25 и 26. Начало интервала счета задается автоматически, по программе обработки вычислительного блока 35, который по адресной шине посылает в блок 34 управления байтовую комбинацию, поступающую в дешифратор 36, с выхода которого сигналы вызывают сброс счётчиков и счетчика 32 меток времени. После снятия импульса сброса счетчики переходят в режим счета. Если при этом на вхо запрета блока 34 управления поступает нулевой уровень сигнала на эл мент ИЛИ 37 (фиг.2) с порогового элемента 29, то с блока 34 управления на входы запрета счета счетчиков 30 и счетчика 32 не поступает уровень напряжения, запрещающий счет импульсов. Если на входе запрета блока 34 уровень сигнала соответствует логической единице, то в блоке 34 вырабатывается сигнал, запрещающий счет импульсов в счетчиках 30 и счетчике 32. Запрет счета с порогового элемента 29 возникает при включении питания устройства, когда в генераторе 1 псевдослучайного сигнала происходят процессы установления состояния синхронизации, а также при сбоях i синхронизации в процессе нормальной работы от генератора 17. В этом случае возникает пачка сбоев большой длительности, которая не отражает действительного состояния канала связи. Наличие связи блока 34 с пороговым элементом 29 препятствует регистрации паразитных пачек сбоев, что также позволяет повысить точность регистрации сбоев предложенным устройством. По прошествии заданного интервала времени вычислительный блок 35 вырабатьтает на адресной магистрали комбинацию сигналов Сдвиг, под действием которых блок 34 управления запрещает счет импульсов в счетчиках 30,- 30 и счетчике 32, и в момент появления заднего положительного фронта импульса запроса информации с вычислительного блока 35 вырабатьшают импульсы управления сдвигом информации с выхода генератора 38 блока 34, поступающие на входы упдавления сдвигом информации в счетчиках . Под действием этих импульсов в счет чиках и счетчике 32 происходит циклический сдвиг информации. После завершения очередного такта сдвига информации в счетчиках и счетчике 32 вычислительный блок 35 запоминает информацию на шине сдвига счетчиков 30 - 30. После завершения сдвига информации в счетчиках 30„ и счетчике 32 вычислительна блок 35 снимает с адресной шины комбинацию, соответствующую сдвигу информации. При, этом информация в счетчиках 30 - 30 i т и

и счетчике 32 после полного цикла сдвига возвращается в соответствующие каскады счета, а предложенное устройство снова переходит в режим

счета импульсов.

Таким образом, в памяти вычислительного блока 35 имеется информация о количестве импульсов, зарегистрированных счетчиками 30 - 30 и меток времени, зарегистрированных в счетчике 32 от генератора 33. Сума показаний счетчиков 30 дает общее количество сбоев за измеряемый интервал. Показания счётчика 32 соответствуют количеству тактовых интервалов за интервал измерений. олученная информация позволяет посе обработки непрерывно получать сведения о частости сбоев в канапе, о законе распределения сбоев в канале связи, о наличии пачек сбоев, о корреляции сбоев. Если импульсы сбоев следуют через период, то на входе счетчиков 30 30, образуется один длинньй импульс, что приводит к ошибкам при регистрации количест- . ва сбоев. На практике такая ситуация встречается крайне редко, поскольку в цифровых линиях связи достоверность передачи информации должна быть высока (вероятность ошибок не хуже 10 ), и сбоя происходят однократно (занимают один такт). ля исключения ошибок регистрации в случае, если сбои занимают несколько тактовых интервалов, счетчики 3Q, 30f, должны быть синхронными,. причем. Синхронизация поступает с тактового входа генератора 1 псевдослучайного сигнала. Счетчики 30 считают в этом случае количество тактовых интервалов, на которые приходится поступающее с выхода,первого и второго 3) -триггеров 25 и 26 напряжение сбоев. Увеличение тактовой частоты сигнала в линиях связи до 280 МГц требует применения рассмот- . ренной двухканальной схемы предложенного устройства, а последующее увеличение частоты до 560 МГц - четырехканальной схемы устройства, при которой должно быть добавлено два дополнительных счетчика и соответственно изменения связи в генераторе 1 псевдослучайного сигнала.

Блок 34 управления содержит де- шифратор 36, генератор 38 пачек импульсов, элемент И 39 и элемент ИЛИ 37. Сигнальные входы дешифратора 36 подключены к адресным входам блока 34 управления. Дешифратор имеет выходы Сдвиг и Сброс, импульсы на которых появляются при соответствующих состояниях адресной магистрали вычислительного блока 35. Выход Сброс подключается к выходу Сброса управления блока 34, а выход

Сдвиг - к входу элемента ИЛИ 37, другой вход которого соединен со входом запрета блока 34. Выход элемента 1ШИ 37 подключен к выходу запрета счета блока 34. Выход Сдвиг подключен также к входу элемента И 39, .другой вход которого соединен с входом запроса блока 34. Выход элемента И 39 подключен к выходу синхроимпульса блока 34. Кроме того, выход

элемента И 39 подключен к входу

генератора 38 пачек импульсов. Генератор 38 должен вырабатывать на каждом- своем выходе по одному импульсу на положительный фронт каждого из

импульсов запроса блока 34, Поэтому генератор 38 может быть реализован в вцде регистра сдвига или на основе счетчика, дешифратора кварцевого генератора и схемы И в обратной связи по известным схемам такого рода.

je

д8

J9

Фиг. 2