Генератор псевдослучайных испытательных последовательностей Советский патент 1987 года по МПК H03K3/84 

мутатор 7, дешифратор 8 номера выхо- дов, выходной регистр 9, счетчик 12. адреса.и дешифратор 19 признаков. Кроме того, устройство включает блок 20 формирования циклов, блок 25 управления, генератор 26 тактовых импульсов и блок 33 начальной установки. В устройство введены мультиплексор 15 логических условий, коммутатор I, выходной регистр 34

1

Изобретение относится к импульсной технике, может быть использовано в аппаратуре контроля и диагностики цифровых блоков для выработки испытательных последовательностей с заданными свойствами и является усовершенствованием устройства по авт.св. № 1226621.

Цель изобретения - расширение функциональных возможностей.

Поставленная цель достигается за счет обеспечения циклического режима работы и анализа логических условий, получения псевдослучайных и детерминированных последовательностей, . сформированньпс в виде параллельных п-разрядных кодов с вероятностью 1/2 появления единицы в каждом разряде кода, получения такой последовательности п-разрядных двоичных чисел, что для последовательности т-разряд- ных двоичных чисел (т разрядов выбираются произвольно из п) имеет место следующее свойство: в любой т-разрядной двоичной последователь-, ности встречаются всевозможные пары следующих друг за другом т-разрядных двоичных чисел, обеспечивая параметр и m для любых m разрядов расположенных подряд.

На фиг.1 представлена функциональная схема генератора псевдослучайных испытательньк последовательностей; на фиг.2 - Функциональная схема блока формирования циклов.

Генератор псевдослучайных испытательных последовательностей содержит блок 1 формирования равномерно распределенных псевдослучайных чисел, который выходами 2 подключен к ад-

54401

элементы И 32, 38, 42 и 43, триггер 22 условия и элемент ИЛИ 46.. Благодаря этому обеспечивается циклический режим работы и анализ логических условий получения псевдослучайных и детерминированных последовательностей, сформированных в виде параллельных п-разрядных кодо в с вероятностью 1/2 появления единицы в каждом разряде кода. 1 3.п. ф-лы,2 ил.

ресным входам блока 3 памяти, выходы 4 которого подключены к первой группе входов блока 5 формирования выходных сигналов, а выходы 6 - к первой группе входов коммутатора 7. Выходы коммутатора 7 связаны с входами дешифратора 8 номера выходов, .выходы которого соединены с синхровходами триггеров выходного регистра 9, к информационным входам которого подключен выход 10 блока 5, к второй группе входов блока 5 подсоединены выходы 11 блока I.

Выходы счетчика 12 адреса подключены к адресным входам блока 13 памяти. Содержимое счетчика 12 адреса зависит от логических условий. Группа входов 14 мультиплексора 15 логических условий является группой входов логических условий. Выходы 16 блока 13 памяти соединены с второй группой входов коммутатора 7, с первой группой информационных входов коммутатора 7 и с входами счетчика 12 адреса, а выходы 18 блока 13 памяти подключены к входам дешифратора 19 признаков, а также к второй группе информационных входов коммутатора 17 и

первой группе входов блока 20 формирования циклов. Выходы 21 блока 13 памяти подключены к третьей группе входов коммутатора 17, к второй группе входов блока 20 формирования циклов и к адресным входам мультиплексора 15, выход которого подключен к информационному входу триггера 22. условия.

Выход 23 дешифратора 19 признаков подключен к управляющему входу коммутатора 7 и к блоку 5, а выходы

313

24 дешифратора 19 подключены к третьей группе входов блока 5.

Блок 25 управления связан с генератором 26 тактовых ИМПУЛЬСОВ входа- ми 27 и 28. Выход 29 блока 25 управления связан с тактовым входом блока I и с тактовым входом счетчика 12 адреса, Синхровход триггера 22 условия связан с выходом 30 блока 13 памяти. Выход 31 блока формирования циклов 20 подключен к первому входу элемента И 32, выход которого соединен с управляющим входом счетчика 12 адреса. Установочный вход счетчика 12 адреса связан с выходом блока 33 начальной установки, с блоком 1, с блоком 20 формирования циклов с установочными входами выходных регистров 9 и 34, выходы которых являются выходами генератора испытательных последовательностей.

Выходы 11 и выходы 2 блока 1 соединены с четвертой группой входов коммутатора 17, выходы которого под- ключены к входам вьгкодного регистра 34. Управляющий вход коммутатора 17 подключен к выходу 35 блока 13 памяти, выход 36 которого подключен к. блоку 20 формирования циклов, а выхо 37 блока I3 памяти подключен к прямому управляющему входу (Разрешение выдачи) выходного регистра 9, инверсному управляющему входу (Разрешение выдачи) выходного регистра 34 и первому входу элемента И 38. Второй вход элемента И 38 связан с выходом 39 блока 25 -управления, а вьгход элемента И 38 связан с разрешающим входом дешифратора 8 номера выходов.

Выход 40 блока 25 управления соединен с управляющими входами блоков памяти 3 и 13, выход 41 последнего связан с элементом И 42, вьгход которого подключен к первому тактовому входу выходного регистра 34, а второй вход - к выходу 39 блока 25 управления и к первому входу элемен- та И 43, второй вход которого соединен с выходом 44 блока 13 памяти. Выход элемента И 43 подключен к второму тактовому входу выходного реги-- стра 34, выход младшего разряда ко- торого подключен к сдвиговому информационному входу выходного регистра 34. Вьгход 45 блока 13 памяти связан с первым входом элемента ИЛИ 46, второй

вход которого соединен с инверсным выходом триггера 22 условия а выход элемента ИЛИ 46 подключен к второму входу элемента И 32.

Блок 20 формирования циклов (фиг.2) содержит счетчик 47, входы которого являются входами 18 и 21 блока 20 формирования циклов, . мент ИЛИ 48, входы которого подключены к выходам счетчика 47, а выход L соединен с инверсным входом элемента И 49, и первым входом элемента И 50.

Второй вход элемента И 50 и прямой вход элемента И 49 соединены с первым входом элемента И-НЕ 51 и являются входом 36 блока 20 формирования циклов. Выход элемента И-НЕ 51 является выходом 31 блока 20 формирования циклов.

Второй вход элемента И-НЕ 51 подключен к выходу Т-триггера 52, синх- ровход которого связан с входом записи счетчика 47 и выходом элемента И 49.

На Т-вход триггера 52 подается уровень логической единицы, вход установки в нулевое состояние подключен к входу установки в нулевое состояние счетчика 47 и связан с выходом блока 33 начальной установки. Выход элемента И 50 связан со счетным входом счетчика 47.

Генератор работает следующим образом .

БЛОКИ 3 и 13 памяти заполнены следующим образом.

В каждой ячейке блока 3 памяти записано слово, состоящее из двух частей. Младшие разряды представляют собой код вероятности появления единичного сигнала, а старшие - код номера выхода генератора псевдослучайных последовательностей.

Каждое слово блока 3 памяти определяет номер выхода для выходного регистра 9 (код номера выхода записан в старших разрядах ячейки), на котором должен появиться сигнал с заданной вероятностью (код вероятности записан в младших разрядах ячейки). В каждой ячейке блока 13 памяти записано слово, состоящее из трех частей и группа функционально отдельных разрядов. Группа таких отдельньгх разрядов включать, например, семь разрядов. .

Первый разряд слова по выходу 37 предназначен для управления вьща

чей испытательных последовательносте и первого и второго выходных регистров 9 и 34 и, одновременно, совместно с выходом блока 25 управления разрешения работы дешифратора 8 номера выходов. Второй разряд слова по выходу 35 предназначен для управления коммутатором 17. Третий разряд слова по выходу 41 предназначен для управ- . ления синхровходом второго выходного регистра 34. Четвертый разряд слова по выходу 44 используется для синхронизации сдвига выходного регистра 34, Пятый разряд слова по выходу 36 используется для формирования признака циклического режима работы генератора пьезослучайных испытательных последовательностей. Шестой разряд слова по выходу 30 предназначен для синхронизации занесения информации в триггер 22 условия. Седьмой разряд слова по выходу 45 управляет разрешением вьщачи информации с выхода триггера 22 условия.

Первая часть слова (выходы 18) может задавать код вероятности сигнала для блока 5, используется как первая часть разрядов детерминирован

ного слова при записи такого слова из ЗО генератора на различные типы последо- блока 13 памяти на регистр 34 и ис- вательностей обусловлена конструк35

тивно простой сменой микросхем блоков памяти 3 и 13 (микросхемы постоянных запоминающих устройств).

Работа генератора испытательных последовательностей синхронизируется блоком 25 управления, на входы которого поступают две сдвинутые синхро- серии из генератора 26 тактовых им-. 40 пульсов.

Время появления сигнала на входе разрешения,дешифратора 8 определяется максимальной задержкой появления сигнала на одном из п входов тригге- ного слова.4g ров выходного регистра 9. Этот же

Третья часть слова (выходы 21) бло- сигнал синхронизирует работу регистпользуется как младшая часть разрядов слова, задающих количество циклов повторения последов.ательности слов блока 13 памяти для блока 20 формирования циклов.

Вторая часть слова (выходы 16) блока 13 памяти может задавать код номера выхода выходного регистра 9, ис-. пользоваться для формирования адреса возврата при циклическом повторении последовательности слов блока I3 памяти, И.ПИ использоваться в качестве второй.части разрядов детерминированка 13 памяти используется как адрес мультиплексора I5, может задавать старшую часть разрядов слова для блока формирования циклов 20 или составлять третью часть разрядов детерминированного слова при выдаче его из блока памяти на выходной регистр 34.

Блок 33 представляет собой стандартный генератор одиночных импульсов синхронизированной с генератором, 26 тактовых импульсов (связь не показана) .

10

5440 6

На выходах генератора псевдослучайных испытательных последовательностей можно получить сигналы следующих типов: О - на заданном выходе генератора появляется сигнал логического нуля; 1 - на заданном выходе генератора появляется сигнал логической единицы; разряд псевдоциклического кода - только на одном выходе генератора происходит изменение значения сигнала, причем единичное значение сигнала устанавливается с заданной вероятностью; равновероятный сигнал - О или 1 появляется на заданном выходе генератора с вероятностью Р 0,5; импульсный единичный сигнал с фиксированной вероятностью; импульсный нулевой сигн.ал 20 с фиксированной вероятностью.

В начальном состоянии блок 33 устанавливает счетчик 12 адреса, выходные регистры 9 и 34, блок 25 управления, блок 20 формирования цик- 25 лов в нулевое состояние, а в блоке 1 устанавливается код, не равный нулевому.

Возможность адаптации (настройки)

ра 34.

Блок 1 в каждом такте генерирует равновероятный псевдослучайный код, .

который поступает на адресные входы блока 3 памяти и при этом выбирается соответствующая ячейка блока 3 памяти.

Содержимое ячейки считьшается, но

код номера выхода генератора не поступает на входы дешифратора 8, так как в это время коммутатор 7 находится в режиме, при котором выходы в блоке 3 памяти отключены от входов

7

дешифратора 8. В каждом такте изменяется состояние счетчика 12 адреса и из блока 13 памяти выбирается по адресу соответствующая ячейка. Старшие разряды (выходы 16) поступают на входы коммутатора 7, младшие разряды (выходы 18) на входы дешифратора 19 признаков. Сигнал с дешифратора 19 признаков поступает в блок 5, где формируется сигнал заданного типа, который по выходу 10 поступает на информационные входы выходного регистра 9.

Если код поизнака определяет, что должен быть сформирован сигнал, то коммутатор 7 подключает выходы 6 бло ка 3 памяти к входам дешифратора 8 и код номера выхода поступает на вхо ды дешифратора 8. При этом на тактовом входе соответствующего разряда выходного регистра 9 появляется сигнал логической единицы и этот разряд изменяет свое состояние в соответствии с сигналом, поступившим из блока 5.

Если код признака псевдоциклического кода, то выход 23 дешифратора 19 признака отключает выходы 16 блока 13 памяти от коммутатора 7 и под ключает к нему выход в блоке 3 памяти. Код вероятности по выходам 4 поступает в блок 5, который формирует единичный сигнал с этой вероятностью. Сигнал по выходу 10 поступает на информационные входы выходного регистра 9. Код номера выхода, считанный уже к этому времени из ячейки блока 3 памяти, дешифруется дешифратором 8, на тактовом входе выбранного разряда выходного регистра 9 появляется сигнал логической единицы и выход этого разряда выходного регистра 9 изменяет свое состоя ние в соответствии с сигналом, посту пившим из блока 5.

Если необходимо участок последовательности вьшолнять в циклическом режиме, то последнее слово этой последовательности содержит в соответствующем разряде (выход 36) логическую единицу,, что позволяет при первом проходе участка последовательное ти записать в блок 20 формирования циклов с выходов 18 и 21 слово, содержащее число циклов выполнения участка последовательности. Блок 20 формирования циклов через выход 31 .вьщает сигнал логического нуля на

544018

вход элемента И 32 и через элемент И 32 - на вход выбора режима счетчи- .ка 12 адреса, и с выходов 16 запиg сывается адрес ячейки начала, повто- ряющеййя определенное количество циклов последовательности. Количество отработанных циклов определяется блоком 20 формирования циклов.

10 Так как для записи слова количества циклов в блок 20 формирования циклов используются выходы 18 и выходы 21, подключенные к адресным входам мультиплексора 15, то в это время

15 невозможна работа мультиплексора 15 и, следовательно, вьщача синхросигнала с выхода 4$ блока 13 памяти. Дешифратор 8 отключается в этот момент сигналом на выходе 37 блока 13

20 памяти, а коммутатор 17 - сигналом на выходе 35 блока 13 памяти.

При вьтолнении условного перехода на определенный участок последовательности сигналы на выходах 21 бло ка 13 памяти подключают необходимый вход из группы входов 14 к D-входу триггера 22 условия. Выход 30 блока 13 памяти осуществляет синхронизацию

записи триггера 22 условия. При выда- 30 че генератором детерминированного

слова на выходной регистр 34 вьщает- ся записанное в блоке 13 памяти слово. При этом коммутатор 17 по управляющему сигналу на выходе 35 подклю35 чает группы выходов 18, 16 и 21 к входам выходного регистра 34, а по сигналу на выходе 41 слово записывается в выходной регистр 34. При необходимости записи в выходной регистр

40 34 псевдослучайного слова по управ-, ляющему сигналу на выходе 35 блока 13 памяти коммутатор 17 подключает группы выходов 1 1 и 2 блока 1 к входам выходного регистра 34. Таким

45 образом, можно за один такт работы полностью менять содержимое регистра 34. Сигнал на выходе 37 блока 13 памяти управляет выдачей слова с выходных регистров 9 и.34.

50

Выход 44 блока 13 памяти осуществляет синхронизацию сдвига информа- . ции выходного регистра 34. Это позволяет формировать такую последовательсс ность двухразрядных двоичных чисел (2 разряда выбираются из п произвольного),в которой имеет место следующее свойство: в любой двухразрядной двоичной последовательности ветречаются всевозможные пары следующих друг за другом двухразрядных двоичных чисел и т разряд1шх m наборов для m разрядов, расположен- Hbfx подряд.

Формула изо

е т е и и я

I.Генератор псевдослучайных испы- тательных последовательностей по авт.св. № 1226621, отличаю- щи и с я TeMj что, с целью расширения функциональных возможностей, в него дополнительно введены второй коммутатор; второй выходной регистр, четыре элемента И, триггер условия, элемент ИЛИ, блок формирования циклов, мультиплексор логических условий, входы данных которого являются входной шиной логических условий, а мультиплексора логических условий подключен к информационному входу триггера условия, инверсный выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с первым выходом второго блока памяти, второй выход которого подключен к синхровходу триггера условия, третий выход второго блока памяти соединен с первым входом блока формирования Циклов, выход которого связан с первым входом перво-- ;го элемента И, вя-орой вход вГоторого подключен к выходу элемента ИЛИ, а выход первого элемента И соединен с управляющим входом счетчика адреса, тактирующий вход счетчика адреса соединен с вторым выходом блока ь управления, второй вход которого связан с входом установки второго выходного регистра и с вторым входом блока формирования циклов 5 вторая группа входов которого подключена к четвертой группе выходов второго блока памяти., к адресным входам мультиплексора условий и к первой группе вхо-, дов второго коммутатора, вторая группа входов которого подключена к информационным входам счетчика адреса и к пятой группе выходов второго блока памяти, выходы второго коммутатора соединены с входами второго выходного регистра, инверсный управляющий вход которого связан с прямым управляющем входом первого выход- .ного регистра, с первым входом второго элемента И, с шестым выходом

второго блока памяти, седьмой выход которого соединен с управляющим входом второго коммутатора, третья груп- J- па входов которого связана с первой группой выходов блока формирования равномерно.распределенных псевдослучайных чисел, вторая группа выходов которого соединена с четвертой

10 грз ппой входов второго коммутатора,- третий выход блока управления соединен с первыми входами третьего, четвертого элементов И и вторым входом второго элемента И, выход которого

15 соединен с управляющим входом дешифратора номера выходов 5 восьмая группа выходов второго блока памяти соединена с пятой группой входов второго коммутатора и четвертой группой

20 входов блока формирования циклов девятый выход второго блока памяти соединен с BTOpbBvi входом третьего элемента И, выход которого соединен с первым тактовым входом второго выход25 ного регистра, десятый выход второго

блока памяти соединен с вторым вхо- . дом четвертого элемента И, выход которого соединен с вторым тактовым входом второго выходного регистра,

30 выход младшего разряда которого соединен со сдвиговым информационным входом этого регистра.

2 о Генератор поп.1,отличаю35 ш; и и с я тем, что блок формирова- НИН циклов содержит счетчик, элемент ИЛИ, триггер, элемент И-НЕ, два элемента И, причем выходы счетчика че-. рез элемент ИЛИ соединены с первыми 40 входами первого и первьм инверсным - входом второго элементов И, вторые входы которых объединены с первым входом элемента И-НЕ и являются пер- вьм входом блока, выход первого эле45 мента И соединен с синхровходом триггера и входом записй счетчика, тактовый вход которого соединен с выходом второго элемента И, входы установки счетчика и триггера объеди50 нены и являются вторым входом блока, на информационный вход триггера подан потенциал логической единицы, выход триггера соединен с .вторым входом элемента И-НЕ, выход которого яв55 ляется выходом блока, информационные- входы счетчика являются третьей и четвертой входными шинами бло- ка.

18 21

2f.

7

8шМ55

50

36

Редактор Е.Папп

Составитель Ю.Сибиряк

Техред А.Кравчук Корректор О.Кравцова

Заказ 5713/54. Тираж 900Подписиое

-ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие,г. Ужгород, ул. Проектная, 4

52

-I

Я

Л

Фиг. 2

Изобретение может быть использовано в аппаратуре контроля и диагностики цифровых блоков для выработки испытательных последовательностей с заданными свойствами. Цель изобретения - расширение функциональных . возможностей устройства. Генератор содержит блок 1 формирования равномерно распределенных псевдослучайных чисел, блоки 3, 13 памяти, блок 5 Формирования выходных сигналов, кон-. и сл 1Ч