Устройство для контроля динамических блоков памяти Советский патент 1987 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть исполь- зовано для функционального контроля динамических оперативных блоков памяти произвольной емкости и организации с мультиплексируемыми адресными входами.

Цель изобретения - расширение области применения устройства за счет обеспечения измерения предельного времени регенерации информации в контролируемом блоке памяти.

На чертеже приведены функциональные схемы предлагаемого устройства и блока анализа считанной информации.

Устройство содержит генератор 1 импульсов, первый счетчик 2, дешифратор 3, мультиплексор 4, первый 5 и второй 6 триггеры, элемент 7 задержки, элементы И 8-10 с первого по третий, коммутатор 11, делитель 12 частоты, регистр 13 результата сравнения, второй счетчик 14, регистр 15 данных, блок 16 сравнения, формирователь 17 одиночного сигнала, блок 18 задания эталонных данных, блок 19озадания диапазона измерения, блок 20 индикации и блок 21 анализа считанной информации.

Блок 2 анализа считанной информации содержит блок 22 задания эталонного кода, блок 23 индикации, блок 24 сравнения, регистр 25 контрольного кода, формирователь 26 контрольного кода и распределитель 27 импульсов. На чертеже изображен также контролируемьш блок 28 памяти.

Устройство работает следующим образом.

В исходном состоянии счетчик 2, триггер 6, формирователь 26, регистры 25 и 15, блок 24 и счетчик 14 находятся в нулевом состоянии (цепи сброса не показаны). Регистр 13 устанавливается в состояние 10...О. Генератор 1 формирует импульсы, которые проходят через элемент И 8 на счетный вход счетчика 2, который

10

15

RAS. На втором выходе дешифратора 3 формируется сдвинутый на длительность, равную одному такту синхросиг- нала, сигнал разрешения выборки столб ца CAS. Таким образом, во время каждой команды Чтение и каждой команды Запись имеют место два сдвинутых один относительно другого разрешения выборки. Адресные сигналы подаются на вход блока 28 от счетчика 2 через мультиплексор 4, который мультиплексирует во времени последовательно две половины адресных сигналов, младшие разряды адресов передаются с выходов первой группы счетчика 2 через мультиплексор 4 на адресные входы контролируемого блока 28 при нулевом сигнале на адресном входе мультиплексора 4, а старшие разряды - при единичном значении на выходе триггера 5 с выходов второй группы счетчика 2. Триггер 5 после завершения операции Чтение или 25 Запись устанавливается в нулевое состояние, при этом на выходе мультиплексора 4 устанавливаются младшие разряды адреса, которые принимаются фронтом сигнала RAS следующей операции. Одновременно этим же фронтом запускается элемент 7, которьй устанавливает триггер 5 в единичное состояние, обеспечивающее передачу на выход мультиплексора 4 старших разрядов адресов до воз никновения определенного сигнала.

20

30

35

Выходы третьей группы счетчика 2 стимулируют К входов данных блока 28, причем последний из этих выходов

40 счетчика 2 управляет старшим ()-м входом данных блока 28 так, что первую половину общего времени контроля для одноразрядных блоков 28 считываются единицы и записьшаются нули,

45 а вторую Половину общего времени - считываются нули и записьшаются еди- ницы последовательно по всем адресам, реализуя тест Марш Для многоразрядных блоков 28 помимо режимов Чтеработает в режиме непрерьгоного пере- 0 единиц/ 3апись нулей и Чтение

нулей/Запись единиц для каждого из разрядов имеют место избыточные режимы Чтение нулей/Запись нулей и Чтение единиц/Запись единиц. Дан- 55 ная избыточность при использовании свертку информации несущественна.

Использование блока 21 обеспечивает возможность контроля блока 28 не только во время считывания, Va,

счета. На вькодах дешифратора 3 при этом вырабатываются следующие один .за другим сигналы длительностью каждый по такту (.периоду) синхросигнала, имеющие нулевое значение Элемент И 10 формирует сигнал двойной длительности, имеющий нулевое значение и использующийся в качестве сигнала разрешения выборки строки

5

RAS. На втором выходе дешифратора 3 формируется сдвинутый на длительность, равную одному такту синхросиг- нала, сигнал разрешения выборки столбца CAS. Таким образом, во время каждой команды Чтение и каждой команды Запись имеют место два сдвинутых один относительно другого разрешения выборки. Адресные сигналы подаются на вход блока 28 от счетчика 2 через мультиплексор 4, который мультиплексирует во времени последовательно две половины адресных сигналов, младшие разряды адресов передаются с выходов первой группы счетчика 2 через мультиплексор 4 на адресные входы контролируемого блока 28 при нулевом сигнале на адресном входе мультиплексора 4, а старшие разряды - при единичном значении на выходе триггера 5 с выходов второй группы счетчика 2. Триггер 5 после завершения операции Чтение или 5 Запись устанавливается в нулевое состояние, при этом на выходе мультиплексора 4 устанавливаются младшие разряды адреса, которые принимаются фронтом сигнала RAS следующей операции. Одновременно этим же фронтом запускается элемент 7, которьй устанавливает триггер 5 в единичное состояние, обеспечивающее передачу на выход мультиплексора 4 старших разрядов адресов до воз никновения определенного сигнала.

0

0

5

Выходы третьей группы счетчика 2 стимулируют К входов данных блока 28, причем последний из этих выходов

40 счетчика 2 управляет старшим ()-м входом данных блока 28 так, что первую половину общего времени контроля для одноразрядных блоков 28 считываются единицы и записьшаются нули,

45 а вторую Половину общего времени - считываются нули и записьшаются еди- ницы последовательно по всем адресам, реализуя тест Марш Для многоразрядных блоков 28 помимо режимов Чте,

что особенно существенно, и при всех возможных состояниях, а именно при запрете Чтения, при запрете Записи, при разрешении Записи. Это обусловлено тем, что прием считан- ных данных из блока 28 в блок 21 производится по каждому синхросигналу генератора 1. Поэтому за восемь тактов, характерных для каждого адреса, принимается выходная информация при запрете Чтения, при считывании, при запрете Записи и при разрешении Записи.

Каждый синхросигнал с последнего выхода третьей группы счетчика, 2 со- ответствует одному циклу контроля блока 28, по которому осуществляется поочередное считывание и запись всех возможных слоев данных последовательно по всем адресам. При этом на вход формирователя 26 поступает сигнал с одного из выходов контролируемого блока 28. При поступлении на управляющий вход блока 21 очередного сигнала с выхода старшего разряда счетчика 2 подключается следующий выход блока 28. Когда последовательн проверены все выходы блока 28, с выхода соответствующего разряда формирователя 26 на управляю1ций вход рас- пределителя 27 подается сигнал Старт/ Стоп. При этом работа распределителя 27 разрешена на четыре такта и он по первым четырем.импульсам с выхода элемента И 8 поочередно вьщает на четырех своих выходах сигналы, которые обеспечивают последовательную реализацию следующих функций: запись в регистр 25 содержимого формирователя 26, сравнение в блоке 24 содержимого регистра 25, полученного контрольного кода и содержимого блока 22, который служит для задания эталонного контрольного кода, обнуление формирователя 26 j стробирова-. ние записи результата сравнения из блока 24 в регистр 13.

Полученный контрольньй код индицируется блоком 23 и одновременно этим же блоком индицируется несорпа- ;дение сформированного из считанной информации контрольного кода с эталонным по сигналу с выхода блока 24.

Сущность Измерения предельного времени регенерации состоит в том, что в определенный момент времени, когда запоминающий массив блока 28 .заполнен вполне определенной инфор-

25

5 Ю

15 20 30 35 40 45

50

55

нацией, обрардение к блоку 28 прерывается на заданньй промежуток времени, после чего контроль возобновляется с того же места, где он был прерван. Полученный контрольный- код сравнивается с эталонным и результат сравнения используется для кор- . рекции времени, на которое осуществляется прерывание контроля. После многократного выполнения описанных операций окончательно скорректированное таким образом время прерьгоания и является предельным временем регенерации, т.е. временем, которое при прерывании проверки еще обеспечивает совпадение считанного контрольного кода с эталонным, но при увеличении которого (в пределах заданной точности измерения) контрольный код перестает совпадать с эталонным, т.е. сохранность информации в блоке 28 нарушается.

Блок 18 служит для выбора .слова данных, при заполнении которым массива в блоке 28 осуществляется измерение предельного времени регенерации. Делитель 12 совместно с блоком 19 задает диапазон измерения.

Измерение предельного времени регенерации осуществляют следующим образом. До момента достижения старшими разрядами счетчика 2 значения, заданного блоком 18, устройство работает как описано выше. При совпадении указанных значений, когда за- поминающий массив блока 28 заполнен выбранным словом данных, возникает отрицательный перепад сигнала на выходе блока 16, который запускает формирователь 17, устанавливающий триггер 6 в единичное состояние. Нулевым потенциалом с инверсного выхода триггера 6 закрывается элемент И 8 и поступление синхросигналов на счетчик 2 и формирователь 26 прекращаете ся. Вследствие этого прекращается подача всех сигналов на контролируемый блок 28. Одновременно по переднему фронту того же импульса с формирователя 17 осуществляется запись содержимого регистра 13 (например, кода 10...0) в счетчик 14. Единичным потенциалом с прямого выхода триггер 6 открывает элемент И 9. и импульсы с выхода генератора 1 поступают через делитель 12 на вход вычитания счетчика 14. При переходе счетчика 14 через нулевое значение

5128222

на его выходе переполнения вьфабаты- вается сигнал, которьй устанавливает триггер 6 в нулевое состояние. По;

ступление импульсов на счетчик 2 и

формирователь 26 возобновляется, а 5 на вычитающий вход счетчика 14 прекращается. При этом контроль блока 28 возобновляется с того же состояния, в котором он был прерван.

По окончании процесса контроля Ш (первое окно измерения) по стро- , бирующему сигналу с четвертого выхода распределителя 27 в регистр 13 записывается очередной бит информации с выхода блока 24, зависящий от 15 того, совпал или не совпал цолучен- ный контрольный код с эталонным.При несовпадении вырабатывается сигнал логического О, а при совпадении - логической 1. Очередным значением 20

кода в регистре 13 будет 110...О (при совпадении в блоке 24) и 010... О - при несовпадении. Далее, в следующем окне измерения описанные операции повторяются со временем 25 прерывания, соответствующим уточненному коду. После многократного повторения, причем число повторений равно разрядности регистра 13, последний выдает сигнал переполнения, по кото- 30 рому производится запись содержимого регистра 13 в регистр 15. Это значение представляет собой двоичную за- пись измеренного предельного време- мени регенерахщи в определенном мае- 35 штабе, выбранном с помощью блока 19, которое индицируется блоком 20.

Формула изобретения

1. Устройство для контроля динамических блоков памяти, содержащее генератор импульсов, первый счетчик, дешифратор, мультиплексор, триггеры, элемент задержки, элементы И, коммутатор и блок анализа считанной информации, причем выход генератора импульсов соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с синхровходом блока анализа считанной информации и счетным входом первого счетчика, первый и второй выходы которого подключены к входам дешифра- тора, первый выход которого соединен с первым входом третьего элемента И и входом элемента задержки, выход которого подключен -К входу установки н

5 0

5 0 5

0

0

16

1 первого триггера, информационный вход которого соединен с шиной нулевого потенциала, а вход синхронизации - с вторым выходом дешифратора, вторым входом третьего элемента И и первым входом коммутатора, второй и третий входы которого подключены к выходу третьего элемента И и третьему выходу первого счетчика, выходы первой и второй групп которого соединены с информационными входами мультиплексора, выходы которого подключены к входам первой группы коммутатора, входы второй группы которого соединены с выходами третьей группы первого счетчика, выход первого триггера подключен к адресному входу мультиплексора, инверсньй выход второго триггера соединен с вторым входом первого элемента И, один из выходов коммутатора подключен к управляющему входу блока анализа считанной информации, информационные входы которого являются входами устройства, выходами которого являются другие выходы коммутатора, о т - л.ичающееся тем, что, с целью расширения области применения за счет обеспечения измерения предельного времени регенерации информации в контролируемом блоке памяти, введены делитель частоты, блок задания эталонных данных, блок задания диапазона измерения, регистр результата сравнения, второй счетчик, регистр данных, блок индикации, формирователь одиночного сигнала и блок сравнения, входы которого подключены соответственно к выходам блока задания эталонных данных и выходам третьей группы первого счетчика,причем выход ёлока сравнения соединен с входом формирователя одиночного импульса, выход которого подключен к единичному входу второго триггера и управляющему входу второго счетчика, информационные входы которого и входы регистра данных соединены с одними из выходов регистра результата сравнения, другой выход которого подключен к управляющему входу ре- гистра данных, выходы которого соединены с входами блока индикации, вход вычитания второго счетчика подключен к выходу делителя частоты, управляющие входы которого соединены с выходами блока задания диапазона измерения, вход делителя частоты под71

ключей к выходу второго элемента И, второй вход которого соединен с прямым выходом второго триггера, нулевой вход которого подключен к выходу переполнения второго счетчика, информационньш вход и вход синхронизации регистра результата сравнения подключены соответственно к первому и второму выходам блока анализа считанной информации.

2. Устройство по п. 1, отличающееся тем, что блок анализа считанной информации содержит формирователь контрольного кода, ре гистр контрольного кода, блок индикации, блок сравнения, блок задания эталонного кода и распределитель импульсов, первый и второй выходы которого подключены соответственно к управляющим входам регистра контроль

Редактор Е. Пап

Заказ 7276/52Тираж 589

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

10

282221 . 8

ного кода и блока сравнения, выход и одни из входов которого соединены соответственно с управляющим входом блока индикации и выходами блока за- 5 данйя эталонного кода, причем другие входы блока сравнения и входы блока индикации соединены с выходами регистра контрольного кода, входы которого подключены к выходам формирователя контрольного кода, вход сброса и уп-- равляющий выход которого соединены с третьим выходом и управляющим входом распределителя импульсов, выход блока сравнения и четвертый выход распределителя импульсов являются соответственно первым и вторым вьпсрдами блока, синхровходом которого являются синхровходы распределителя J импульсов и формирователя контрольного кода, управляющий вход которого является управляющим входом блока.

15

20

Составитель Т. Зайцева Техред .ЕГ. Кадар

Корректор. М. Шароши

Подписное

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля динамических оперативных блоков памяти. Целью изобретения является расширение области применения устройства за счет обеспечения измерения предельного времени регенерации информации в контролируемом блоке памяти. Устройство содержит генератор импульсов, первый счетчик, дешифратор, мультиплексор, два триггера, элемент задержки, три элемента И, делитель частоты, регистр результата сравнения, блок сравнения, второй счетчик, формирователь одиночного сигнала, блок задания эталонных данных, блок задания диапазона измерения, регистр индикации, блок индикации и блок анализа считанной информации, который содержит формирователь контрольного кода, блок задания эталонного кода, блок сравнения, распределитель импульсов, регистр индикации и блок индикации. Устройство обеспечивает контроль блока памяти в режимах Чтение единиц/Запись ну- лей и Чтение нулей/Запись единиц. Измерение предельного времени регенерации состоит в том, что в момент времени, когда блок памяти заполнен этал онной информацией, обращение к нему прерывается на заданный промежуток времени, после чего контроль возобновляется, и контрольный код, сфор- мированньм из считанной из блока памяти информации, сравнивается с эталонным контрольным кодом. Результат сравнения используется для уменьшения или увеличения времени, на которое прерьтается контроль. Предельное время регенерации определяется как промежуток времени, который при прерывании контроля еще обеспечивает совпадение считанного и эталонного контрольных кодов, т.е. при котором сохранность информации в блоке памяти еще не нарушается. Двоичная запись измеренного предельного време-- ни регенерации в определенном масштабе, выбранном с помощьк блока задания диапазона измерения, записывается из регистра результата сравнения в регистр индикации и индицируется блоком индикации. 1 з.п. ф-лы, 1 ил. (Л to 00 ю to to