Последовательный двоичный сумматор Советский патент 1986 года по МПК G06F7/50 

Изобретение относится к вьтис- ительной технике и может быть исользовано в цифровых системах управения .

Цель изобретения - расширешке обасти применения за счет обеспечения озможности работы в обычном (двухтактном) и ускоренном (потактном) реимах.

На чертеже представлена структурая сзсема последовательного двоичного сумматора.

Предлагаемый сумматор содеряшт одноразрядный комбинационный сумматор 1, два триггера 2 и 3, элементы И 4 и 5, элемент ИЛИ 6, элементы И 7 и 8, элемент ИЛИ 9, входы 10 одноразрядного комбинационного сумматора 1, выход 11 суммы, тактирующий вход 12 триггера 2, тактир-утощий вход13триггера 3, шину 14 разрешент я двухтактного режима последовательного двоичного сумматора, шину 15 разрешения потактного режима последовательного двоичного сумматора, шину 16 установки в О.

Сумматор работает следующим образом.

В двухтактном режиме работы для определенности принимгшт, что складывается два трехразрядных двоичных числа 101 и 101 о Перед началом сложения оба триггера 2 и 3 устанавливаются в О управляющим тактовым сигналом, подаваемым на шину 16. На шину

14подается потенциальный сигнал, соответствующий двухтактному режиму работы.

По такту Tj на входы 10 подаются младшие разряды слагаемых. На входе переноса ОКС сигнал отсутствует, так как триггер 3 предварительно установлен в О, В результате сложения двух 1 на выходе переноса ОКС образуется 1 сигнал, который поступает на хранение в триггер 2. На выходе 11 суммы сигнал отсутствует.

По такту Т перенос из тригг€;ра 2 через элемент И 7 и элемент ИЛИ 9 переписывается в триггер 3

По очередному такту Tf на входы 10 информация не поступает, так как вторые разряды слагаеи1 1х равны О, С выхода триггера 3 через элемент И 5 и элемент ИЛИ 6 на вход переноса ОКС поступает 1, На выходе П появляется сигнал. На выходе переноса

ОКС сигнал о ГС} тствует и триггер 2 устанавливается в О.

По очередному такту Т триггер 3 устанавливается в О.

По третьему такту Т, на входы 10 поступают третьи разряды чисел, а на входе переноса ОКС информация отсутствует. В результате сложений двух 1 на выходе переноса ОКС образуется 1 сигнал, поступаютлй на хранение в триггер 2. На выходе 1 сигнал отсутствует.

По третьему такту 1 на входы 10 информация не поступает. Перенос из

триггера 2 через элемент И 7 и элемент ИЛИ 9 переписьшается в триггер 3.

Сложение двух трехразрядных чисел закоггчилось; в результате образовалось число 1010, три младших разряда которого по первым трем тактам Т поступают на выход 11, а старший разряд поступает на выход 1 уже по четвертому такту Т (с выхода элемента памяти через элемент И 5, элемент ИДИ 6 и комбинационный сумматор ). На получение результата за- трачивается четыре такта Т( и четыре такта Т, причем.информация поступает на входы ОКС только по тактам Т, . По завершении сложения сигнал с шитт 14 снимается.

Б потактном режиме работы для определенности принимают, что складываются трехраэрядные числа 101 и Oil. Перед началом работы оба триггера 2 и 3 устанавливаются в О тактовым сигналом, приходящим на шину 16. На шину 15 подается потенциальный сигнал, соответствующий потактному режиму работы.

По такту Т,, на входы 10 подаются maДIШИ e разряды слагаемых. На входе переноса ОКС сигнал отсутствует, так

как триггер 3 предварительно установлен в О. В результате сложения

двз х 1 на выходе переноса ОКС образуется 1 сигнал, который поступает на хране -ше в триггер 2. На выходе SO 1 1 сут-гмы сигнал отсутствует.

По такту Т на один из входов 10 поступает i, на второй информация не поступает. С выхода триггера 2 через элемент И 4 и элемент ИЛИ 6 на вход ОКС поступает i и су гмируется с вторым разрядом второго числа. В результате на выходе 11 сигнал отсутствует, а перенос от ело5S

женйя поступает из ОКС на хранение через элемент И 8 и племе т ИЛИ 9 в триггер 3.

По- очередному такту Т на один из входов 10 поступает I, на второй информация не поступает. С выхода триггера 3 через элемент И 5 и элемент ИЛИ 6 на вход переноса ОКС поступает , которая суммируется с третьим разрядом первого числа. В результате на выходе 1I сигнал отсутствует, а перенос от сложения поступает из ОКС на хранение в триггер 2.

Сложение двух трехраэрядньгх чисел закончилось, в результате образовалось число 1000, старптий разряд которого поступает на выход I1 уже по вторму такту (с выхода триггера 2 через элемент И 4, элемент ИЛИ 6. и комбинационный сумматор I). На получение результата затрачивается два такта Т, и два такта Т причем информация поступает на входы ОКС как по тактам Т, , так и по тактам Т. Сигнал с шины 15 по завершении сложения снимается.

Формула изобретения

Последовательный двоичный сумматор, содержащий одноразрядный комбинационный сумматор и узел хранения переноса, содержащий два триггера, два элемента И и первый элемент Ш1И, прыгаем выходы первого и второго триггеров подключены к первым входам соответствующих элементов И, выходы ко.331334

торых подключены к входу первого элв мента ИЛИ, входы слагаемых одноразрядного комбинационного сумматора являются входами последовательного , двоичного сумматора, а вход переноса подключен к выходу первого элемента ИЛИ, первый и второй тактовые входы последовательного двоичного сумматора соединены с вторыми входами второго го и первого элементов И соответственно, отличающийся тем, что, с целью расширения области применения за счет обеспечения возможности работы в обычном (двухтактном) J5 и ускоренном (потактном) режимах, в него дополнительно введены третий и четвертый элементы И и второй элемент ИЛИ, причем выход первого триггера соединен с первым входом третье- 2Q го элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен с ин- формацио 1ным входом второго триггераг второй вход второго элемента ИЛИ со- 25 единен с выходом четвертого элемента И, первый вход которого соединен с выходом переноса одноразрядного комбинационного сумматора, и информационным входом первого триггера, шина ,,, разрешения двухтактного режима последовательного двоичного сумматора соединена с вторым входом третьего элемента И, пшна разрешения потактного режима последовательного двоичного сумматора соединена с вторым входом четвертого элемента И и третьим входом первого элемента И,

35

Изобретение относится к области вычислительной техники и может быть использовано в цифровых системах управления. Целью изобретения является расширение области применения за счет обеспечения возможности работы в обычном и ускоренном режимах. Последовательный двоичный сумматор содержит одноразрядньй комбинационный сумматор (оке) и схему хранения переноса, состоящую из двух триггеров с блоками управления из логических элементов , двух выходных элементов И и одного элемента ИЛИ. В сумматор до- полнительцо введены два элемента И и один элемент ИЛИ, причем выход первого триггера связан с информационным входом первого дополнительного элемента И, выход которого подключен к первому входу дополнительного элемента ИЛИ, имеющего по выходу связь с информационным входом второго триггера, с которым через второй допол- нитель 1ый элемент И и второй вход дополнительного элемента ИЛИ связан выход переноса ОКО. Шина разрешения двухтактного режима соединена с управляющим входом первого дополнительного элемента И. Шина разрешения потактного режима соединена с управ,- ляющим входом второго дополнительного элемента И и зттравляющим входом выходного элемента И первого тригге- . ра. 1 ил. ct ю сл го со W Ьо 00

Редактор Н.Вобкова

Составитель М.Есенина Техред Л.Олейкик

Заказ 2771/50 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Корректор В.Бутяга