12
Изобретение относится к импульсной технике и может быть использовано в качестве элемента храйГения двоичной информации, например, в ее ставе регистровых узлов.
Целью изобретения является снижение потребляемой мощности в режиме записи информации путем размыкания цепи обратной связи.
На чертеже приведена принципиальная электрическая схема Р -триггера. J) - триггер содержит первый, второй, третий, четвертый и пятый шестой, седьмой, восьмой МДП-транзисто- ры 1-4 и 5-8 соответственно р- и -|- типа. Инверсный выход 9 триггера образован объединением с хоков второго, третьего, шестого, седьмого транзисторов 2,3,6,7 и затворов четвертого, восьмого транзисторов 4 и 8, истоки второго и шестого транзисторов 2 и 6 соединены со стоками соответственно первого и пятого транзисторов 1 и 5, истоки которых соединены с шинами соответственно, питания 10 и общей 11, прямой и инверсный управляющие входы 12 и 13 триггера соединены cf затворами соответственно первого и пятого транзисторов 1 и 5, затворы второго и шестого транзисторов 2 и 6 соединены с информационным входом 14, затворы третьего и седьмого транзисторов 3 и 7 соединены со стоками соответственно четвертого и восьмого транзисторов 4 и 8, двунаправленный ключ 15 включен меиеду стоками четвертого и восьмого транзисторов 4 и 8, истоки которых соединены с шинами соответственно питания 10 и общей 11, прямой и инверсный управляющие входы ключа 15 соединены с соответствующими управляющими входми триггера.
D -триггер работает в режиме хра нения и записи информации. В режиме хранения информации на прямом 12 и инверсном 13 управляющих входах триггера установлены соответственно высокий (логическая 1) и низкий (логи
ческий О) потенциалы. Шина питания
10 находится под положительным напряжением Е относительно общей шины 11. При этом двунаправленный ключ 15 находится в открытом состоянии, вход и выход которого являются прямыми ; плечами D-триггера, а транзистор 3,7 и 4, образуют бистабильное кольцо, находящееся в устойчивом состоянии.
0
5
0
5
30
35
40
45
50
55
соответствующем хранимой информации. Закрытые тра зисторы 1 и 5 блокируют цепь установки триггера; воздействие на информационньш вход 14 не вызывает реакции бистабильного кольца.
Б режиме записи информации на прямом 12 и инверсном 13 управляющих входах устанавливается код 01, обес- печивающий отпирание по затвору транзисторов 1 и 5, и запирание ключа 12. В случае записи в триггер противоположного храни;-гаму кода, например логической 1 на информационном входе 14 устанавливается логическая 1. Таким образом,, в начальной стадии переходного процесса триггер характеризуется наличием открытых транзисторов 1,3,55,658 и закрытых Транзисторов 2,4,7 и двунаправленного ключа 15. В результате этого емкость инверсного плеча 9 триггера разряжается от уровня высокого потенциала до нуля токами, протекающими через транзисторы 3 и 5,6. Понижение уровня инверсного плеча триггера приводит к отпиранию транзистора 4, обеспечивающего формирование высокого уровня на затворе транзистора 3, вызывая его запирание. На этом процесс записи информации в триггер следует считать завершенным. Последующий переход в режим хране- ния, сопровождаемый открыванием ключа 15, приводит к формированию на затворе транзистора 7 через открытый транзистор 4 и ключ 15 высокого уровня, отпирающего транзистор 7, завершая процесс регенерации.
.Характер переходных процессов в триггере в режиме записи информации при совпадении записываемого кода с хранимым отличается от рассмотренного-. Установка на прямом 12 и инверсном 15 входах кода 01 в, случае, когда на информационном входе 14 установлена логическая 1, инверсное и прямые плечи триггера находятся в состояниях соответственно О и 1, обеспечивает протекание тока по цепи инверсный управляющий вход 13 - транзисторы 7, 6, 5 - общая шина 11. Повышение потенциала инверсного плеча триггера приводит к отпиранию транзистора 8, формирующего в свою очередь запирающий потенциал на затворе транзистора 7. В результате отключения транзистора 7 потенциал инверсного плеча триггера понижается до
нуля. Процесс последующего перехода в режим хранения информации полностью соответствует рассмотренному. ;
Формула иэобретения5
D-триггер, содержащий первый, второй, третий, четвертой, пятьй, шестой, седьмой, восьмой МДП-транзи- сторы соответственно р- и п-типа, первый, второй, пятый, шестой МДП- транзи сторы включены последовательно между инверсным входом D -триггера и шинами соответственно питания и общей, третий и седьмой ОДП-транзисто- ры включены между инверсным выходом -триггера и управляющими входами -триггера соответственно прямым и инверсным, затворы третьего и седь10
Редактор Н. Швьщкая
Составитель А. Кабанов
Техред М.Ходаиич Корректор А. Зимокосов
Заказ 5243/56Тираж 816Подписное
ВНИЮШ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
мого МДП-транзисторов соединены со . стоками соответственно четвертого и восьмого МДП-транзистйров, истоки которых соединены с пшнами соответственно питания и общей, а их затворы - с инверсным выходом D-триггера, затворы первого и пятого ВДП- транзисторрв соединены с управляющими входами соответственно прямым и инверсным, затворы второго и ше- стого ВДП-транзисторов - с информа- ционньн входом)-триггера, от л и- чающийся тем, что, с целью сних(ения потребляемой мощности, он содержит двунаправленный ключ, включенный между стоками четвертого и восьмого НЦП-транзисторов, управляющие входы ключа соединены с соответствующими входами Р -триггера.
название | год | авторы | номер документа |
---|---|---|---|
Управляемый мажоритарный элемент | 1981 |
|
SU993479A1 |
Формирователь адресных сигналов | 1982 |
|
SU1049967A1 |
Управляемый мажоритарный элемент | 1982 |
|
SU1069167A1 |
Формирователь импульсов для блоков памяти | 1985 |
|
SU1278973A1 |
СДВИГОВЫЙ РЕГИСТР (ВАРИАНТЫ) | 2013 |
|
RU2530271C1 |
Управляемый махоритарный элемент на комплементарных МДП-транзисторах | 1982 |
|
SU1034191A1 |
Адресный усилитель | 1982 |
|
SU1062786A1 |
Преобразователь уровней сигналов на МДП-транзисторах | 1988 |
|
SU1538246A1 |
СТАТИЧЕСКАЯ ЗАПОМИНАЮЩАЯ ЯЧЕЙКА С ДВУМЯ АДРЕСНЫМИ ВХОДАМИ | 2011 |
|
RU2470390C1 |
Тактируемый Е-триггер | 1987 |
|
SU1492454A1 |
Изобретение относится к области импульсной техники. Может быть использовано в качестве элемента хранения двоичной информации. Целью изобретения является снижение потребляемой мощности путем размыкания цепи обратной связи. D -триггер содержит МДП-транзисторы 1-4, 5-8, соответственно р- ИИ-типа. Для достижения поставленной цели введен двунаправленный ключ 15 с соответствующими связями. Устройство также содержит шины соответственно питания 10 и общую 11, прямой и инверсный управляющие входы 12,13, инверсный выход 9, информационный вход 14. D -триггер работает в режиме хранения и записи информации. Работа D -триггера в этих режимах описана в материалах изобретения. 1 ил. Ж ш
Триггер на МДП-транзисторах | 1982 |
|
SU1058034A1 |
Переносная печь для варки пищи и отопления в окопах, походных помещениях и т.п. | 1921 |
|
SU3A1 |
@ -Триггер | 1983 |
|
SU1091316A1 |
Переносная печь для варки пищи и отопления в окопах, походных помещениях и т.п. | 1921 |
|
SU3A1 |
Авторы
Даты
1986-09-30—Публикация
1985-01-03—Подача