Устройство для выделения моментов экстремумов сигнала Советский патент 1986 года по МПК H03K5/153 

Изобретение относится к импульсной технике и может быть использоцано в устройствах анализа формы иссле дуемого сигнала, а также в устройствах непрерывно-дискретного преобразования. Цель изобретения - повышение быстродействия устройства. На чертеже приведена функциональная схема устройства для выделения моментов экстремумов сигнала. Устройство содержит источник 1 эталонных напряжений, компараторы 2, первые элементы 3 задержки, элементы И 4 первой группы, элемент ИЛИ-НЕ 5, элементы И 6 второй группы, элементы ИЛИ 7 и 8, второй элемент 9 задержки, шифратор 10, регистр 51, третьи элементы 12 задержки и блок 13 анали за, содержащий элементы ИЛИ 14, триг геры 15, элементы 16 задержки и элемент И 17. На чертеже обозначены так же шина 18 подачи исследуемого сигна ла, шина 9 установки устройства в ис ходное состояние, шины 20 и 21, по которым снимаются импульсы, соответствующие элементам максимумов и минимумов исследуемого сигнала соответ ственно, и шины 22 съема цифрового эквивалента исследуемого сигнала в моменты максимумов и минимумов. Источник 1 эталонных напряжений формирует эталонные напряжения с дис кретностью Д , равной шагу квантования исследуемого сигнала. Выходы источника 1 эталонных напряжений подключены к инверсньвм входам компараторов 2, прямые входы которых соединены с шиной 18, по которой подается исследуемый сигнал, прямой выход старшего компаратора 2 и инверсный выход младшего компаратора 2 подключены к соответствующим входам элемента ИЛИ-НЕ 5, прямые выходы осталь ных компараторов 2 подключены к первым входам элементов И 4 первой груп пы, вторые входы которых соединены чрез элементы 3. задержки с инверсньми выходами более старших компараторов 2. Выходы элементов И 4 подклю .чеНы к ост авшимся входам элемента ИЛИ-НЕ 5. Входы каждого элемента И 6 второй группы соединены с прямым входом одного из компараторов 2 и выходом соответствукщего ему элемента 3 задержки, а их выходы подключены к входам элемента ИЛИ 7, выход которого подключен к первым входам второго элемента ИЛИ 14 и первого, триггера 15. Триггеры 15 представляют собой RS -триггеры. Выход элемента ИЛИ-НЕ 5 подключен к первым входам первого элемента ИЛИ 14 и второго триггера 15 блока 13 анализа. Шина 19 подключена к третьему входу блока 13 анализа, первый и второй выходы которого через элементы 12 задержки соединены с соответствующими шинами 20 и 21. Первый и второй выходы блока I3 анализа через элемент ИЛИ 8 соединены также с управляющим входом выходного регистра 11, выходы которого являются выходными шинами 22 устройства, по которым снимается код цифрового эквивалента, соответствующего максимумам и минимумам. Входы выходного регистра 11 соединены с выходами шифратора 10, входы которого соединены с выходами элементов 9 задержки, входы которых соединены с прямыми выходами компараторов 2. Элементы 9 задержки задерживают унитарньй код с выходов компараторов 2 на время 4t, (t,- время задержки распространения сигнала ORHWM логическим элементом), т.е. на то вермя, которое проходит с момента срабатывания компараторов 2 до появления импульса на управляющем входе регистра 11 минус время переходных процессов в блоках 10 и 11. Это обеспечивает более точное соответствие цифрового эквивалента экстремальному значение быстро меняющегося сигнала. Шифратор 10 осуществляет преобразование унитарного кода в цифровой код, наиболее удобный для последующей обработки. Элементы 12 задержки задерживают, импульсы, соответствующие моментам максимума и минимума сигнала, на время i( , равное времени задержки элемента ИЛИ 8, для точного соответствия моменту появления выходного импульса на шине 20 или 21 и появле,ния его ЦИФРОВ9ГО эквивалента на шинах 22. S-вход первого триггера 15 соединен с первым входом второго элемента ИЛИ 14 и первым входом блока 13 анализа, S -вход второго триггера 15 соединен с первым входом первого элемента ИЛИ 14 и вторьм входом блока 13 анализа. входы элементов ИЛИ 14 соединены с третьим входом блока 13 анализа, а их выходы - с

R-входами соответствующих триггеров 15, прямые выходы которых через элементы 16 задержки, а инверсные непосредственно соединены с входами соответствующих элементов И 17, выходы которых являются первым и вторым выходами блока 13 анализа.

Устройство работает следующим образом.

В начальный момент по шине 19 пос тупает импульс, который через элементы ИЛИ 14 устанавливает триггеры 15 в нулевое состояние.

Исследуемый сигнал поступает по шине 18 на первые входы компараторов 2, которые .сравнивают его с эталонными напряжениями, поступающими с источника f эталоннь х напряжений. При этом число единиц на выходах компараторов 2 соответствует цифровому экви валенту исследуемого сигнала в унитарном коде.

При увеличении исследуемого сигнала, т.е. при последовательном срабатьшании компараторов 2 в сторону более старшего компаратора 2, на выходе элемента И 6, соответствующего срабатываемому компаратору 2, появляется импульс длительностью, равной времени задержки соответствующего элемента 3 задержки. Таким образом, импульсы на выходах элементов И 6 появляются только при изменении сигнала на прямых выходах соответствующих компараторов 2 от логического нуля к логической единице. При обратном процессе, т.е. при уменьшении исследуемого сигнала, импульсы на выходах элементов И 6 не появляются. Таким образом на выходе элемента ИЛИ 7 формируется последовательность импульсов, показывающая, что исследуемый сигнал увеличивается, при этом если исследуемый сигнал увеличивается от своего минимального значения до максимального за время, равное времени задержки одним элементом 3 задержки, то на выходе элемента ИЛИ 7 появляется только один импульс, показывающий, что исследуемый сигнал увеличивается.

При неизменном исследуемом сигнале сигнал логической единицы формируется только на выходе одного из элементов И 4, т.е. элемента И 4, соответствующего самому старшему сработавшему компаратору. Таким образом при неизменном исследуемом сигнале

всегда на выходе элемента ИЛИ-НЕ 5 формируется сигнал логического нуля При увеличении исследуемого сигнала за счет задержки сигнала с инверсного выхода сработавшего компаратора на время с элементом 3 задержки единица на время, равное с , появляется на выходах соседних элементов И 4, вследствие чего на выходе элемента ИЛИ-НЕ 5 при увеличении исследуемого сигнала всегда присутствует сигнал логического нуля.

При уменьшении исследуемого сигнала на всех входах элемента ИЛИ-НЕ 5 на время с сигналы становятся равными лoгичecкo fy нулю, т.е. на его выходе формируется сигнал логической единицы, который показывает, что исследуемый сигнал уменьшился. При этом если уменьшение исследуемого сигнала происходит от его максимгшьного значения до минимального за время, равное ь , то на выходе элемента ИЛИ-НЕ 5 все равно формируется сигнал логической единицы, равной по

длительности t .

Таким образом, на выходе элемента ЛГИ 7 формируются Импульсы при увеличении исследуемого сигнала, а на выходе элемента ИЛИ-НЕ 5 - при уменьшении.

В блоке 13 анализа сигналы логической единицы на выходах элементов И 17 формируются только при изменении состояния соответствующих им триггеров 15 от логической единицы к логическому нулю. Вследствие этого первый импульс, появившийся на 5 входе первого или второго триггера 15 после установки их в нулевое состояние, не вызывает появление импульсов на выходах элементов И 17. Если на S -вход первого триггера 15 пос- тупает с выхода элемента ИЛИ 7 импульс, свидетельствующий о том, что исследуемый сигнал увеличивается, а затем на R -вход этого же триггера поступает через первый элемент ИЛИ 14 импульс с выхода элемента ИЛИ-НЕ 5, свидетельствующий о том, что исследуемый сигнал уменьшается, то на выходе первого элемента И 17 формируется сигнал логической единицы, по длительности равный времени задержки первого элемента 16 задержки. При уменьшении исследуемого сигнала, а затем при его увеличении импульс ло