Параллельно-последовательный аналого-цифровой преобразователь Советский патент 1987 года по МПК H03M1/34 

ного сигнала - на входы ЦАА 4,5 соответственно. Выходной код старших разрядов формируется на шинах 22 с помощью шифраторов 10,13 и коммутатора 15, который пропз скает на выход код, либо скорректированньй с помощью блока 18 ввода поправки либо нескорректированный с Одновременно компенсирующий сигнал, формируемый ЦАП 19, поступает на формирователь 8, разностный сигнал которого анализируется в 11ДА 4 и через блок ИЛИ 6, шифраторы 11, 14 и коммутатор 17 поступает в скорректированном или неизменном виде на выходные шины сред1

Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении преобразователей аналогового сигнала в дифровой код.

Цель изобретения повышение точности и упрощение преобразователя за счет распараллеливания работы второго менее точного и третьего более ТОЧ1ЮГО каскадов преобразования при уменьшенном числе аналоговых блоков и осуществления сквозного переноса при корректировке результата преобразования .

На приведена структурная электрическая схема параллельно-последовательного аналого-дифрового преобразователя (АЦП), на фиг.2 - структурная электрическая схема узла включающего второй цифровой амплитудный анализатор (ЦАА), блок ИЛИ и второй и пятьй.шифраторы, и его подключения к блоку ввода поправки и третьему коммутатору, на фиг,3 - диаграммы эталонных уровней трех разрядов преобразования.

Обозначения, принятые на фиг.З: V. I - эталонный уровень первого ЦАА; .. . - эталонные урон-

п л л °oh

НИ второго ЦАА с разрядностью 2 ,

где , V

V - расчетные

г. о

уровни, которые соответствуют компенсирующим напряжениям второго ЦАП,

aV, - величина предварительного смещения эталонных уровней компараторов первого ЦАА.; dV, - величина предваних размеров 23. Код младших разрядов формируется путем анализа разностного сигнала формирователя 9 в ЦАА 5 с последующим кодированием -в шифраторе 12, Разностный сигнал формирователя 9 образуется из входного сигнала и компенсирующего сигнала, образованного ЦАП 20, на выходы которого поступают коды с первого (через коммутатор 16) и второго (с шифратора 11) каскадов обработки При необходимости корректировки выходных кодов старших разрядов осуществляется сквозной перенос сигнала с выхода ЦАА 5, 1 з.п. , 3 ил.

5

5

.,

л/

15

0

5

рительного смещения эталонных уровней второго ЦАА относительно расчетных уровнейj &t , kt и At., - интервал времени, в котором входное напряжение V превьшает эталонный

НА

уровень третьего ЦАА, где m - его разрядность,

Параллельно-последовательный АЦП содержит Бходнуро шину 15 аналоговое запоминающее устройство (АЗУ) 2,первый 3, второй 4 и третий 5 ЦАА, пер- вьм и второй блоки ИЛИ 6 и 7, первый и второй формирователи 8 и 9 разностного сигнала (ФРС), первыА 10,второй 11, третий 12, четвертый 13 и пятый 14 шифраторы, первый 15, второй 16 и третий 17 коммутаторы,блок 18 ввода поправки, первьш и второй 1Ш1 19 и 20, блок 21 управления (БУ), выходные шины 22 старших разрядов, выходные шины 23 разрядов, выходные шины 24 младших разрядов.

Первьй ЦАА 3 включает выходы 25 и 26, второй ЦАА 4 включает выходы 27-31, третий ЦАА 5.включает выходы 32-34, блок 18 включает входы 35-37, а также содержит элемент ИЛИ 38 и элемент И 39. БУ 21 включает выходы 40-43 и шину 44 сброса, а также содержит генератор 45 импульсов, распределитель 46 импульсов, триггер 47 и формирователи 48-50 импульсов. Второй ЦАА 4 содержит (фиг. 2) компараторы (К) 51-55, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 56-62. Блок ИЛИ 6 содержит элементы ИЛИ-НЕ 63-66. Шифраторы 11 и 15 содержат элементы И-НЕ67-74

Работа.параллельно-последовательного АЦП заключается в сле.дующем.

При подаче импульса сброса на шкну 44 сброса распределитель 46 устанавливается в исходное состояние при котором на его первом выходе устанавливается логический О, что приводит к установлению на выходе триггера 47 и, следовательно, на первом выходе 40 блока 21 логической 1. АЗУ 2 осуществляет запоминание входного сигнала V. (t), поступающеоХ

го на входную шину 1 в течение времени действия сигнала логической на выходе 40, т.е. до тех пор, пока под действием тактовых импульсов, которые поступают с выхода генератора 45 на вход сдвига, сигнал логического О не поступит на второй вход распределителя 46, что приведет к перебросу триггера 47 в другое состоянием. При этом логический О в распределителе 46 под действием генератора 45 будет последовательно поступать (с соответствующими промежутками времени, которые зависят от числа промежуточных переходов внутри распределителя 46) на входы формирователей 48-50, которые, в свою очередь, будут формировать на выходах 41-43 БУ 21 короткие импульсы высокого уровня, тем самым осуществляя временную синхронизацию работы ЦАА 3-5..

После записи входного сигнала

У„ (t) в АЗУ 2 этот сигнал поступает

ьх на первые входы формирователей 8 и

9, а также на анологовьй вход первого ЦАА 3, где происходит сравнение его с эталонными напряжениями и после подачи стробирующего сигнала с выхода 41 БУ 21 на выходах 26 сформируется позиционный код вида 11...101...11, где О соответствует последнему из сработавших компараторов, а на инверсном выходе первого компаратора устанавливается логическая 1 или логический О.

Логическая 1 устанавливается на выходе 25 всегда, когда информационный логический О присутствует на выходах 26. Это позволяет, учитывая смещенное на один вход подключение четвертого шифратора ТЗ к выходам 26, сформировать на выходах первого шифратора 10 двоичный код,

5

0

кот.орый пропорционален позиционному коду первого IIAA 3, а на выходе чет- , вертого шифратора 13 - двоичный код, увеличенный на единицу младшего разряда. Тем самым обеспечивается возможность последующего выбора выходного кода, соответствующего коду старших разрядов преобразователя, в зависимости от наличия ошибки при анализе выходного сигнала АЗУ 2 первым ЦАА 3. При этом наличие ошибки выявляется при последующем анализе выходного сигнала АЗУ 2 с учетом результата преобразования первого ЦАА 3.

Следует заметить, что вероятность ошибки существует практически в любых анализаторах, и для однозначности вьщеления этих ошибок каждый из эталонных уровней V (фиг.З) первого ЦАА 3 смещается на величину V относительно расчетных уровней V , тем самым конкретизируется знак ошибки,- а корректировка ошибки осуществляется первым коммутатором 15, который в зависимости от логического уровня на его управляющем входе пропускает на выходные шины 22 либо выход НОР код первого шифратора 10, либо увеличенный на единицу младшего разряда выходной код четвертого шифратора 13, Одновременно двоичньш код первого шифратора 10 поступает на вход первого ЦАП 19, на выходе кото- 5 рого формируется компенсирующий сигнал, пропорциональный результату преобразования первого ЦАА 3. Этот компенсирующий сигнал поступает на второй вход первого формирователя 8, на выходе которого формируется

5

0

0

первьй разностный сигнал uV , который поступает на аналоговый .вход второго ЦАА 4. При подаче с выхода 42 блока 21 импульса на стробирую- Щ1ш вход второго ЦАА 4 на его выходах 27 и 30 формируются позиционные коды вида 000...010.. .00, где информационным сигналом является логическая 1, а на выходах 28, 29 и 31 формируются логические уровни в соответствии с таблицей 1 (п-разряд- ность ЦАА).

Позиционные коды высокого уровня с выходов второго ЦАА 4, проходя первьш блок ИЛИ 6 и инвертируясь в нем, поступают на входы второго шифратора 11, где преобразуются в двеичньш код, и на входы пятого шифратора 14, где также преобразуются в двоичный код, но при этом увеличенный на единицу младшего разряда.

Рассмотрим более подробно процесс преобразования первого разностного

сигнала дУ

6X1

С выхода первого

формирователя 8 разностный сигнал дУ поступает (фиг.2) на первые входы компараторов 51-55, на вторые входы которых поданы эталонные напряжения V - смещенные на

Vj, ( фнг.З), величину AV,2 относительно расчетных уровней V ...V

КС (S8

для устранения неоднозначности ошибки анализа второго ЦАА 4. При пода-, че с третьего выхода 42 блока 21 стробирующего сигнала на выходах компараторов 51-53 и на выходах компараторов 54 и 55 формируются унитарные коды,, которые посредством элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 56-62 преобразуются в позиционные коды высокого уровня, поступающие на выходы 27 к 30 второго ЦАА 4. Затем с выходов 27 и 30 позиционные коды высокого уровня поступают на соответствующие входы элементов ИЛИ-НЕ 63-66 блока ИЛИ 6, где информационньй пбзицион- ный код высокого уровня преобразует- ,Ья в позиционный код низкого уровня. Далее код поступает на входы второго шифратора 11, в котором посредством элементов И-НЕ 67-70 преобразуется в двоичный код, а также на входы пятого шифратора 14, в котором посредством элементов И-НЕ 71-74 преобразуется в увеличенный на единицу младшего разряда двоичный код.

Увеличенньй на единицу младшего разряда двоичный код формируется за счет того, что входы элементов И-НЕ 71-74 пятого шифратора 14 в соответствии с двоичной системой подключены к выходам элементов ШШ-НЕ 63-66 блока ИЛИ 6, например, если первьй вход элемента И-НЕ 67 был подключен к выходу элемента ИЛИ-НЕ (код 0001 то для смещения к выходу этого элемента подключают первый вход элемента И-НЕ 72, формируя тем самым код 0010, и т.д.

В случае, если первьй разностный сигнал лУ„,. (фиг.2) не превышает

WAT

эталонньй уровень V компаратора 52, то это означает, что ошибки в определении кода первым ЦАА 3 не было и на выходе 28 будет присутствовать логический. О, который не вызывает появления логической 1 на выходе блока 18,

В случае, если разностный сигнал

попадает в диапазон

V.. .

V

1S

5

0

5

то на выходе 28 компаратора 52 формируется логическая 1, которая поступает на второй вход 36 блока 18, не обеспечивая при этом срабатывания элемента И 39, что необходимо для осуществления сквозного переноса, если величина ошибки первого ЦМ 3 не превьш1ает по уровню величины предварительного смещения дУ (фиг.З).

В случае, если uV V ,то на выходе 29 компаратора 53 появляется логическая 1, которая поступает на первьй вход 35 блока 18, проходит элемент ИЛИ 38 (фиг.1) и подает на выходные шины код с выхода четвертого шифратора 13, а также подает на входы старших разрядов второго ЦАП 20 увеличенньш на единицу младшего разряда выходной код четвертого шифратора 13.

В процессе преобразования код с выхода второго шифратора 11 через третий коммутатор 17 поступает на выходные шины 23 средних разрядов преобразователя, а также на входы младших разрядов второго ЦАП 20. В р€ 3ультате этого на выходе второго ЦАП 20 формируется второй компенси- рующий сигнал, которьм поступает на второй вход второго формирователя, что приводит к формированию второго разностного сигнала uVg, , поступающего на аналоговый вход третьего ЦАА 5. При подаче стробирующего импульса с четвертого выхода 43 БУ21 на стробирующий вход третьего ЦАА 5 на выходах 32 и 33 формируются унитарные коды, которые, проходя второй блок ИЛИ 7 и третий шифратор 12, поступают в виде двоичного кода на выходные шины 24 младших разрядов преобразователя.

В случае, если разностный сигнал

0

50

55

не превысил эталонный уровень -го компаратора третьего ЦАА 5, то корректировка результата преобразования первого и второго ЦАА не производится.

В случае, если розностный сигнал

превысил эталонньй уровень -го компаратора третьего ЦАА 5 (фиг.З, ut и At), то логическая

1. с выхода 34 (фиг.1) поступает на управляющий вход третьего коммутатора 17, подавая на выходные шины 23 увеличенньм код с выхода пятого шифратора 14.

В случае (фиг.З, bt.), когда необходимо осуществить сквозной перенос (он всегда необходим, если на втором входе 36 блока 18 присутствует логическая 1), по сигналу с выхода 34 третьего ЦАА 5 срабатывает элемент И 39 и с выхода блока 18 сигнал поступает на управляющий вход первого коммутатора 15, а на выходных шинах 22 устанавливается увеличенный код.

Формула изобретения

1. Параллельно-последовательный аналого-цифровой преобразователь, содержащий аналоговое запоминающее устройство, информационньй вход которого является входной шиной, а выход соединен с первым входом первого цифрового амплитудного анали- i затора, первые входы которого подключены через первьм шифратор к соответствующим входам первого цифро-. аналогового преобразователя, выход которого подключен к первому входу первого формирователя разностного сигнала,выход которого соединен с первым входом второго цифрового ам10

15

ключен к второму входу первого цифрового амплитудного анализатора, второй выход которого соединен с пер вым входом четвертого шифратора, остальные входы которого подключены к соответствующим первым выходам пер вого цифрового амплитудного анализатора, при этом первые входы первого коммутатора объединены с соответствующими первыми входами второго коммутатора и соответственно подключены к выходам четвертого шифратора, выходы первого коммутатора являются соответствующими выходными шинами старших разрядов, вторые входы первого коммутатора объединены с соответствующими вторыми входами второго коммутатора и соответственно подключены к выходам первого шифратора, третий вход первого коммутатора подключен к выходу блока ввода поправки, первьш вход которого объединен с третьим входом второго коммутатора и подключен к первому выходу второго цифрового, амплитудного анализатора, второй выход которого соединен с вторым входом блока ввода поправки, третий вход которого объединен с первым входом третьего коммутатора и подключен к первому выходу третьего цифрового амплитудного анализатора, вторые и третьи выходы которого через второй блок элементов ИЛИ соответственно подключены

20

25

30

плитудного анализатора,а второй вход к входам третьего шифратора, а втообъединен с первым входом второго формирователя разностного сигнала и подключен к выходу аналогового запоминающего устройства,третий цифровой амплитудньш анализатор, первый вход которого соединен с выходом второго формирователя разностного сигнала, второй шифратор, выходы которого соединены с соответствующими входами младших разрядов второго цифроанало- гового преобразователя, блок ввода поправки и третий шифратор, выходы которого являются соответствующими выходными шинами младших разрядов, отличающийся тем, что, с целью повышения точности в работе, в него введены четвертый и пятьй шифраторы, первьй и второй блоки элементов ИЛИ, первый, второй и третий коммутаторы и блок управления, первьй выход которого соединен с управляющим входом аналогового запоминающего устройства, а второй выход под

.

10

15

2823268

ключен к второму входу первого цифрового амплитудного анализатора, второй выход которого соединен с первым входом четвертого шифратора, остальные входы которого подключены к соответствующим первым выходам первого цифрового амплитудного анализатора, при этом первые входы первого коммутатора объединены с соответствующими первыми входами второго коммутатора и соответственно подключены к выходам четвертого шифратора, выходы первого коммутатора являются соответствующими выходными шинами старших разрядов, вторые входы первого коммутатора объединены с соответствующими вторыми входами второго коммутатора и соответственно подключены к выходам первого шифратора, третий вход первого коммутатора подключен к выходу блока ввода поправки, первьш вход которого объединен с третьим входом второго коммутатора и подключен к первому выходу второго цифрового, амплитудного анализатора, второй выход которого соединен с вторым входом блока ввода поправки, третий вход которого объединен с первым входом третьего коммутатора и подключен к первому выходу третьего цифрового амплитудного анализатора, вторые и третьи выходы которого через второй блок элементов ИЛИ соответственно подключены

20

25

30

0

5

рой вход соединен с третьим выходом блока управления, четвертьш выход которого соединен с вторым входом второго цифрового амплитудного анализатора, третьи и четвертые выходы которого подключены к соответствующим входам первого блока элементов ИЛИ, а пятый выход соединен с первым входом пятого шифратора, вторые входы которого соответственно объединены с входами второго шифратора и подключены к соответствующим выходам первого блока элементов ИЛИ, а выходы пятого шифратора соответственно соединены с вторыми входами третьего коммутатора, выходы которого являются соответствующими выходными шинами средних разрядов, а третьи входы подключены к соответству- ющим выходам второго шифратора, причем выходы второго коммутатора соответственно соединены с входами старших разрядов второго хщфроаналогово0

91

го-преобразователя, выход которого подключен к второму входу второго формирователя разностного сигнала.

2. Преобразователь по п.1, о т - л и ч а ю щ и и с я тем, что блок управления выполнен на распределителе импульсов, триггере, первом, втором и третьем формирователях импульсов и генераторе импульсов, выход которого соединен с первым входом распределителя; импульсов,второй вход

00 10 01

00 00 00 00

00 00 00

I

01 00 00 00

00

00

с S/JOKa 8 4 USx t г

82326 10

которого является шиной сброса, пер- вьй и второй выходы подключены к соответствующим входам триггера, выход KOTopoi o является первым выходом 5 блока управления, вторым, третьим и четвертым выходами которого являются соответственно выходы первого, второго и третьего формирователей импульсов, входы которых соответственно подключены к третьему, четвертому и пятому выходам распределителя импульсов.

Ш

о о о

о 1 1 1

о о о

00

01

..(2) иэТ2

,

Пэта

AUz

.,{z)

1/ U3TS

ЦААЗ

(г)

U9T5

(2)

UsTfy

..(Z) UyT3

(2)

изгг

.,(2) Uyri

.%

Редактор В.Данко

Составитель В.Войтов

Техред М.Ходанич Корректор А.Тяско

Заказ 7286/58 Тираж 899 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4

ЦАА

ЦАА5

Ugx

UKB fOOO

--Uff7 Offf

At:

и Кб 01 fо

U,AA5 U8x

UKS Offf/

2±:

UK OfOO

Ai2

и КЗ 00ff

UKZ uOio

HAAS USx

UKt ODOf

-

-r-

UKO OOO

Фиг.

Atf

Изобретение относится к вычислительной и измерительной технике. Целью изобретения является повышение точности и упрощение преобразователя. Записанный в устройстве 2 по сигналу блока 21 управления второй сигнал поступает на вход цифрового амплитудного анализатора (ЦАА) 3 и через формирователи 8,9 разностND 00 to со ю о аь (риг 1 гз fvp