Устройство для умножения Советский патент 1986 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействукнцих устройств для умножения, удобных для изготовления в составе больших интегральных схем.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит регистр 1 множимого, регистр 2 множителя, коммутаторы 3 и 4, блок 5 перемножения групп разрядов сомножителей, регистры 6 и 7, комбинационный сумматор 8 и регистр 9, группы входов 10 и 11 кода номера группы разрядов сомножителя и входы 12-14 второго, третьего и четвертого тактов.

В качестве блока 5 может быть использована постоянная память. В регистре 9 сигналы на входах 12-14 упуправляют приемом в старшие п/2 разрядов, сдвигом вправо на п/2 разрядов, приемом в старшие п/2 разрядов В регистре 7 эти сигналы управляют приемом в младшие п/2 разрядов, приемом во все разряды, приемом в младшие п/2 разрядов.

Устройство работает следующим образом.

Информация, поступающая на регистры 1 и 2, для дальнейших вычислений представляется в виде сумм.

Пусть необходимо перемножить .числа А и В . Они представляются в овиде суммы двух членов А х 0 : А + 012И ,+ Ь4, тогда произве.дение А & представится в виде многочлена dj- Ь, +Q, ЦОд

Таким образом, для получения результата необходимо знать частные произведения и произвести их суммирование. В устройстве это достигается разбиением сомножителей на две половины таким образом, что младшие п/2 разрядов каждого сомножителя являются первой (младшей) частью суммы, а старшие п/2 разрядов - второй (старшей) частью суммы, при этом считается, что мпадшие разряды старшей части суммы равны О и при умножении на них получается нулевой результат. В исходном состоянии все регистры устройства обнулены. После поступления на регистры 1 и 2 сомножителей на первом такте вычислений через коммутаторы 3 и 4 на входы блока 5 подаются младшие п/2 разрядов из регистров 1 и 2. Образованн&е первое частное произведение

записывается на регистр 6 и, так как регистр 7 обнулен, через сумматор 8 поступает на входы регистров 7 и 9. На втором такте через коммутатор 4 поступают младшие п/2 разрядов регистра 2, а через коммутатор 3 старшие п/2 разрядов регистра 1. Производится запись младших Ь/2 разрядов сумматора 8 в регистр 9 и старших п/2 разрядов сумматора 8

в. младшие разряды регистра 7 с одновременной записью в регистр 6 следующего частного произведения.

На третьем такте производится сдвиг в регистре 9 ранее принятой

информации на п/2 разрядов вправо (в сторону младших разрядов результата), суммирование на сумматоре 8 содержимого регистров 6 и 7. Одновременно через коммутатор 3 подаются младшие

п/2 разряды регистра 1, а через коммутатор 4 - старшие п/2 разряды на входы блока 5, а с информационного выхода блока 5 поступает очередное . частное произведение на вход регистра 6. Производится запись суммы содержимого регистра 6 и 7 в регистр 7 и одновременная запись нового частного произведения в регистр 6.

На четвертом такте производится

суммирование на сумматоре 8 содержимого регистров 6 и 7. На входы блока 5 через коммутаторы 3 и 4 Подаются старшие п/2 разрядов регистров 1 и 2- для получения последнего частного

произведения, поступающего на вход регистра 6. После этого производится запись младших п/2 разрядов сум- , матора 8 в старшие разряды регистра 9 и разрядов сумматора 8 РВ Младшие разряды регистра 7. Одновременно производится запись последнего частного .произведения в регистр 6. На пятом такте производится сумиирование содержимого регистров 6 и 7 на сумматоре 8, и на этом вычисления заканчиваются. Результат вычислений получается на выходе регистра 9 (младшие п разрядов) и на° сумматоре 8 (старшие п разрядов). . Формула изобретения Устройстве для умножения, содержащее регистры первого и второго

3

сомножителей, коммутаторы, блок перемножения группы разрядов сомножителей, комбинационный сумматор и первый регистр, причем выходы разрядов регистров первого и второго сомножителей подключены к информационным входам соответственно первого и второго коммутаторов, управляющие входы которых соединены соответственно с первой и второй группами входов кода номера группы разрядов сомножителя устройства, выходы первого и второго коммутаторов соединены с входами блока перемножения групп разрядов сомножителей, выходы младших разрядюв комбинационного сум матора соединены с входами старших разрядов первого регистра, выходы разрядов которых соединены с выходами младших разрядов результата устройства, отличающееся тем, что, с целью повышения быстродействия, в него рведены второй и третий регистры, причем выходы разрядов блока перемножения групп разрядов сомножителей соединены с вхо657624

дами разрядов второго регистра, выходы разрядов которого соединены с первой группой входов комбинационного сумматора, вторая группа входов S которого соединена с выходами разрядов третьего регистра, выходы разрядов комбинационного сумматора соединены соответственно с выходами старших разрядов устройства и с входами разрядов третьего регистра, входы младших разрядов которого соединены с выходами старших разрядов комбинационного сумматора, вход управления приемом первого регистра соединен с входами второго и четвертого тактов устройства, вход управления сдвигом вправо первого регистра соединен с входом третьеготакта устройства, вход управления приемом в младшие разряды третьего регистра соединен с входами второго и четвертого тактов устройства , вход управления приемом во все, разряды третьего регистра соединен с входом третьего такта устройства.

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств для умножения, удобных для изготовления в составе больших интегральных схем. Целью изобретения является.повьшение быстродействия. Устройство содерзшт регистр множимого, регистр множителя, два коммутатора, блок перемножения групп разрядов сомножителей, три регистра и комбинационный сумматор. В качестве блока перемножения может быть использована постоянная память. 1 ил.