Устройство для сопряжения датчиков с ЭВМ Советский патент 1987 года по МПК G06F3/00 G06F13/00 

112

Изобретение относится к вычислительной технике и может быть использовано в системах группового управления манипуляторами или измерительным оборудованием в реальном масштабе вр меня.

Целью изобретения является упрощение устройства за счет оптимизации алгоритма выработки сигналов прерывания.

На фиг. 1 показана функциональная схема устройства; на фиг. 2 - конструкция анализатора сигналов; на фиг. 3 - конструкция блока связи с каналом; на фиг. 4 - конструкция формирователя сигналов прерывания.

Устройство содержит (фиг. 1) блок 1 связи с каналом, канал 2 ад- реса-данных, дешифратор 3 адресов, в состав которого входят регистр 4 и дешифратор 5, информационный вход 6, блок 7 контроля четности, блок 8 регистров сдвига, состоящий из регистров 9 сдвига, анализаторы 10 сигналов, дешифратор 11, шифратор 12, формирователь 13 сигналов прерывания буферньй регистр 14, вход и выход 15 сигнала предоставления прерывания устройства, блок 16 задания вектора прерывания.

Анализатор сигналов (фиг. 2) содержит узел 17 памяти, в состав которого входят регистр 18 и два триггера 19 и 20, мультиплексор 21, элемент И 22 и элемент ИСКЛЮЧАЩЕЕ ИЛИ 23.

БЛОК связи с каналом (фиг. 3) содержит узел 24 шинных формирователей состоящий из первого 25 и второго 26 шинных формирователей, наборное поле 27, первый элемент И 28, триггер 29, второй 30 и третий 31 элементы И и элемент ИЛИ 32.

. Формирователь сигналов прерывания (фиг. 4) содержит первый 33 и второй 34 триггеры, первый 35 и второй 36 элементы И.

Устройство работает следующим образом.

Информация от датчиков, поступающая в виде последовательного двоичного кода, записывается в блок 8 сдвиговых регистров. Блок 7 анализирует четность входной информации и в случае отсутствия сбоев вырабатывает тактовые сигналы приема информации. Опрос того или иного датчика осуществляется по инициативе ЭВМ по

5

0

5

2

следующей схеме. Для пе1)евода одниго из анализгчторов 10 в состояние ожидания ЭВМ выставляет в канале 2 адрес выбранного анализатора 10. При этом старшие разряды адреса представляют адрес устройства, а младшие разряды - адрес выбранного анализатора 10 в устройстве. После получения от устройства ответного синхросигнала (второй выход синхронизации блока I) ЭВМ выставляет в канал 2 номер датчика в выбранном анализаторе 10, ожидаемый уровень сигнала выбранного датчика и сигнал разрешения перевода выбранного анализатора 10 в активное состояние. Эти сигналы через блок 1 поступают на информационные входы второй группы всех анализаторов 10 и переводят выбранный анализатор в состояние ожидания. При получении ожидаемого сигнала от выбранно- То датчика устройство вырабатывает .сигнал требования прерывания (первый ВБ1ХОД формирователя 13). При предоставлении прерывания устройству ЭВМ через канал 2 получает вектор прерывания (адрес подпрограммы обслуживания прерывания), установленный в блоке 16, и адрес датчика, вызвавшего прерывание. После этого выбранный анализатор 10 переводится в пассивное состояние. Работа устройства синхронизируется сигналами ЭВМ, поступающими из канала 2 на первый, второй 5 и третий синхронизирующие входы блока 1 . I

При включении напряжения питания

в цепи Общий сброс канала 2 вырабатывается импульсный сигнал, которым устанавливаются в нулевое состояние триггеры 20 во всех анализато- раз 10, а также триггеры 33 и 34 в формирователе 13 (цепь общего сброса не показана). В результате формирователь 13 устанавливается в пассивное состояние и не вырабатывает сигнал требования прерывания на первом выходе, на первом входе элемента И 36 установлен уровень логической 1 и сигнал прерывания из канала 2 по линии 15 предоставления прерывания может передаваться для обслуживания других устройств, имеющих меньший приоритет относительно предлагаемого устройства. Также в пассивное состояние устанавливаются и анализаторы 10, так как прохождение сигналов через элементы И 22 заблокиро-

0

0

5

0

вано уровнем логического О, поступающего на их первые входы с выхода триггеров 20. При этом на всех информационных входах шифратора 12 устанавливается пассивньй уровень сиг нала, тем самым блокируется прохождение через шифратор 12 сигнала со стробирующего входа на стробирующий выход и устройство не- реагирует на информацию от датчиков, поступающую последовательным кодом с входа 6 в блок 8. Отсутствие сбоев в принимаемой информации проверяется блоком 7, в качестве которого может быть применена одна из известных схем, напри- мер схема контроля по модулю два каждого байта принимаемой информации или схема контроля по модулю четыре всего принимаемого слова состояния датчиков. Блок 7 вырабатывает на своем выходе импульсный сигнал логической 1 в промежутках между посылками слова состояния датчиков при условии, если в предшествующей посылке не зафиксирована ошибка.

Перевод одного из анализаторов 10 в состояние .ожидания осуществляется следующим образом. В адресной части машинного цикла один из кодов адреса устройства (число адресов об- ращения к устройству равно количеству анализаторов 10 сигналов в нем) из канала 2 поступает в каналы В шинных формирователей 25 и 26 и из каналов С этих формирователей распре- деляется на входы наборного поля 27 и входы регистра 4 (на входы наборного поля подключены старшие разряды кода, определяющие основной адрес обращения к устройству), в резуль- тате чего на входе и выходе триггера 29 устанавливается сигнал логической 1, на входах и выходах регистра 4 устанавливается код обращения к одному из анализаторов 10. При поступлении из канала 2 синхросигнала (первый синхровход блока 1), отделяющего адресную часть машинного цикла от информационной части, в течение времени действия этого синхро- сигнала осуществляется фиксация .выходных уровней сигналов триггера 29 и регистра 4. При этом на первом входе элемента И 31 устанавливается сигнал логической 1, на входах дети- фратора 5 устанавливается код обращения к выбранному анализатору 10, а в канале 2 формируется код настройки анализатора 10, представляющий

собой группу битов, определяющую код номера выбранного датчика в секции сдвигающего регистра 9, выделенный бит для настройки на ожидаемый уровень сигнала от датчика и выделенный бит с сигналом логической 1 для установки в единичное состояние триггера 20. Пройдя из каналов В в каналы С шинных формирователей 25 и 26, код настройки устанавливается на информационных входах всех узлов 17 памяти. При поступлении на второй вход элемента И 31 сигнала синхронизации вывода информации из канала 2 через второй синхровход блока 1 на выходе элемента И 31 формируется импульс, поступающий на стробирующий вход дешифратора 5, в результате чего на одном из его выходов в соответствии с кодом, зафиксированным в регистре 4, формируется сигнал, поступающий на первьм управляющий вход выбранного анализатора 10, при этом, в регистре 18 этого блока запоминается код номера датчика в секции, которьсй необходимо анализировать в данньй отрезок времени, в триггере 19 записывается уровень сигнала, ожидаемого от этого датчика. Триггер 20 устанавливается в единичное состояние, подготовив тем самьм элемент И 22 к прохождению сигнала от элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 на соответствующий информационный вход шифратора 12. Одновременно с этим сигнал с выхода элемента И 31 через второй вход элемента ИЛИ 32 поступает в канал 2 и уведомляет центральный процессор о приеме устройством информации из канала 2, после чего снимаются сигналы с первого и второго синхровхо- дов блока 1 и завершается машинный цикл обращения к устройству. I

Если в процессе управления потребуется, не дожидаясь поступления сигнала заданного уровня от выбранного датчика, перевести анализатор 10 сигналов в пассивное состояние, повторяется описанная процедура, но в коде настройки анализатора 10 сигналов выделенный бит для управления триггером 20 должен иметь- уровень логического О. Аналогично, независимо друг от друга, могут быть активизированы или переведены в пассивное состояние остальные анализаторы 10, входящие в устройство или такие же устро11ства, подключенные к кана-

лу 2 и отличающиеся друг от друга конфигурацией перемычек в наборном поле 27 и блоке 16.

После активизации анализатора 10 его элемент И 22 пропускает на вход анализатора 10 сигнал как в процессе посылок слова состояния датчиков, так и в промежутках между посылками, однако пройти через шифратор 12 этот

сигнал может только в момент выработ-JO в результате чего подготавливается ки стробирующего сигнала блоком 7 контроля, т.е. в паузе между посылками. В паузе мультиплексор 21 передает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 инвертированный сигнал от выбранного датчика. Сигнал логической 1 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 появляется при совпадении уровней сигналов выбранного датчика и выхода триггера 19 и, проходя через элемент И 22 на выход анализатора 10, устанавливает активный уровень сигнала на соответствующем информационном входе шифраток сбросу в нулевое состояние триггер 3 и снимается сигнал требования прерывания с первого вькода формирователя 13. Кроме того, сигнал с вы 5 хода элемента И 35 через второй выход формирователя 13 поступает на строби- рующий вход дешифратора 11, в результате чего на одном из выходов дешифратора 11, соответствующем коду, за20 фиксиройанному.в буферном регистре 14, фиксируется сигнал, сбрасывающий в нулевое состояние триггер 20 в анализаторе 10, вызвавшем прерывание, и переводит этот анализатор 10 в пасра 12. При этом на информационных вы- 25 сивное состояние. Помимо этого, сиг- ходах шифратора 12 формируется двоич- нал с второго выхода формирователя 10 ныу код в соответствии с номером через управляющий вход блока 1 комму- входа с активным уровнем сигнала (в случае появления активных сигнатирует направление передачи информации через второй шинный формировалов сразу от нескольких анализаторов 10 сигналов код на выходе шифратора 12 соответствует номеру активного сигнала с наивысшим приоритетом) . Приходящий после этого из блока 7 стробирующий сигнал передается на стробирующий выход шифратора 12, в результате чего триггер 33 . в формирователе 13 устанавливается в единичное состояние, а выходной код шифратора 12 запоминается в .буферном регистре 14. Сигнал с выхода триггера 33 через первый выход формирователя 13 устанавливает в канале 2 сиг- нал требования прерывания и подготавливает к переключению триггер 3.4.

Переключение триггера 34 происходит при передаче на второй вход формирователя 13 по линии третьего синхро- входа блока 1 очередного синхронизирующего импульса канала 2, после чего формирователь 13 переходит в состояние ожидания сигнала по линии 15 предоставления прерывания, которым долж30

тель 26 из канала А в канал В„ код вектора прерывания блока 16 поступает в канал 2 и используется центральным процессором для программной реализации обслуживания прерывания,

35 Вслед за этим с линии 15 предоставления прерывания снимается сигнал, . что приводит к снятию управляющего сигнала с выхода элемента И 35. По приходе по линии третьего синхровхо- .

40 да блока 1 очередного синхронизирующего импульса происходит сброс в нулевое состояние триггера 34, и формирователь 13 возвращается в исходное состояние. Если в устройстве ос45 таются необслуженные анализаторы 10, сигналозз с активными вьЕх:одньпу и сигналами, их обслуживание осуществляется согласно описанному в порядке снижения приоритета по мере поступления очередных синхроимпульсов с выхода блока 7.

50

Для выхода на нужную подпрограмму центральный процессор осуществляет на ответить ЭВМ в ответ на сигнал Tpe-,j дополнительное обращение по адресу бования прерывания. Если прохождение предлагаемого устройства. По заверше- сигнала по линии 15 предоставления нии адресной части машинного цикла и прерывания не заблокировано устрой- приходе из канала 2 первого синхрони- ствами, имеющими более высокий прио- зирующего импульса на первом входе

1086

ритет, то дальнейшее прохождение сигнала по линии 15 предоставления прерывания через элемент И 36 блокируется уровнем логического О на первом входе элемента И 36, и приход сигнала предоставления прерывания вызывает появление сигнала на выходе элемента И 35, Этим сигналом сбрасывается в нулевое состояние триггер 33,

JO в результате чего подготавливается

к сбросу в нулевое состояние триггер 3 и снимается сигнал требования прерывания с первого вькода формирователя 13. Кроме того, сигнал с вы 5 хода элемента И 35 через второй выход формирователя 13 поступает на строби- рующий вход дешифратора 11, в результате чего на одном из выходов дешифратора 11, соответствующем коду, за20 фиксиройанному.в буферном регистре 14, фиксируется сигнал, сбрасывающий в нулевое состояние триггер 20 в анализаторе 10, вызвавшем прерывание, и переводит этот анализатор 10 в пас25 сивное состояние. Помимо этого, сиг- нал с второго выхода формирователя 10 через управляющий вход блока 1 комму-

ивное состояние. Помимо этого, сиг- ал с второго выхода формирователя 10 ерез управляющий вход блока 1 комму-

тирует направление передачи информации через второй шинный формирователь 26 из канала А в канал В„ код вектора прерывания блока 16 поступает в канал 2 и используется центральным процессором для программной реализации обслуживания прерывания,

Вслед за этим с линии 15 предоставления прерывания снимается сигнал, что приводит к снятию управляющего сигнала с выхода элемента И 35. По приходе по линии третьего синхровхо- .

да блока 1 очередного синхронизирующего импульса происходит сброс в нулевое состояние триггера 34, и формирователь 13 возвращается в исходное состояние. Если в устройстве остаются необслуженные анализаторы 10, сигналозз с активными вьЕх:одньпу и сигналами, их обслуживание осуществляется согласно описанному в порядке снижения приоритета по мере поступления очередных синхроимпульсов с выхода блока 7.

112

элемента И 30 устанавливается сигнал логической 1. При поступлении на второй вход элемента И 30 сигнала синхронизации -ввода информации в канал 2 через третий синхровход блока 1 на его выходе вырабатывается сигнал, который через управляющий вход первого шинного формирователя 25 коммутирует направление передачи информации в нем из канала А в канал В, код анализатора 10, последним вызвавший прерывание из буферного регистра 14, передается в канал 2. Вместе с тем выходной сигнал элемента И 30 через первый вход элемента ИЛИ 32 передает- ся в канал 2, информируя центральный процессор о выдаче кода из устройства в канал 2. Центральный процессор принимает код и завершает машинный цикл обращения к устройству, снимая синхронизирующие сигналы с первого и третьего входов блока 1.

Формула изобретения

1, Устройство для сопряжения датчиков с ЭВМ,, содержащее блок связи с каналом, дешифратор адресов, блок контроля четности, блок сдвиговых регистров, анализаторы сигналов, буферный регистр, шифратор, вход блока сдвиговых регистров объединен с входом блока контроля четности и является информационным входом устройства, выходы соответствующей группы блока сдвиговых регистров соединены с информационными входами первой группы соответствующих анализаторов сигналов-, информационные выходы блока связи с каналом соединены с информацион- ными входами второй группы анализаторов сигналов, адресные выходы блока связи с каналом соединены с адресными входами дешифратора адресов, каждый выход которого соединен с первьм управляющим входом соответствующего анализатора сигналов, первый вход синхронизации дешифратора адресов объединен с первым входом синхронизации блока связи с каналом и являет- ся первым входом синхронизации устройства, второй и третий входы син- хронизации блока связи с каналом являются соответственно вторым и третьим входами синхронизации устройства, первый выход синхронизации блока связи с каналом является выходом синхронизации устройства, второй выход синхронизации блока связи с каналом ,

10 15 0

5

0 5 0 5 0 5

088

соединен с вторым входом синхронизации дешифратора адресов, входы-выходы блока связи с каналом являются входами-выходами данных-адреса устройства, выходы буферного регистра соединены с информационными входами первой группы блока связи с каналом, отличающееся тем, что, с целью упрощения устройства за счет оптимизации алгоритма выработки сигналов прерывания, оно содержит деши- фратор, формирователь сигналов прерывания и блок задания вектора прерывания, выходы которого соединены с информационными входами второй группы блока связи с каналом, выход каждого анализатора сигналов соединен с соответствующим информационным входом шифратора, информационные выходы которого соединены с информационными входами буферного регистра, выходы которого соединены с информационными входами дешифратора, каждый из выходов которого соединен с вторым управляющим входом соответствующего анализатора сигналов, выход блока контроля четности соединен со стробирую- щим входом шифратора, стробирующий выход которого соединен с стробируто- щим входом буферного регистра и первым входом формирователя сигналов прерывания, второй вход которого объединен с третьим входом синхронизации блока связи с каналом, первый выход формирователя сигналов прерывания является выходом требования прерывания устройства, второй выход формирователя сигналов прерывания соединен со стробирующим входом дешифратора и управляющим входом блока связи с каналом, третий вход и третий выход формирователя сигналов прерывания являются соответственно входом и выходом предоставления прерывания устройства.

2. Устройство по п. 1, о т л и- чающе. еся тем, что формирова- . тель сигналов прерывания содержит два триггера и два элемента И, вход установки первого триггера является пер вым входом формирователя, выход первого триггера соединен с информационным входом второго триггера и является первым выходом формирователя, прямой и инверсный выходы второго триггера соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых объединены и являются третьим входом формирователя, выход первого элемента И соединен с входом сброса первого триггера и является вторьм выходом формирователя, выход второго элемента И

является третьим выходом формирователя, стробирующий вход второго триггера является вторым входом формирователя .

Фиг.г

фигЗ

Фиг.

Изобретение относится к вычислительной технике и может быть исполь.эовано в системах группового управления манипуляторами или измерительным оборудованием в реальном масштабе времени. Цель изобретения - упрощение устройства за счет оптимизации алгоритма выработки сигналов прерывания. Устройство содержит блок связи с каналом, дешифратор адресав, блок контроля четности, блок регистров сдвига, анализаторы сигналов, дешифратор, шифратор, фор1 ирователь сигналов прерывания, буферньш регистр, блок задания вектора прерывания. Информация с датчиков записывается в блок регистров сдвига, состояние регистров сдвига анализируется анализаторами Опрос датчиков происходит по инициативе ЭВМ, которая выставляет на входы блока связи с каналом адрес требуемого анализатора. После подтверждения приема адреса ЭВМ выставляет в канал номер датчика, ожидаемый уровень сигнала выбранного датчика и сигнал разрешения перевода выбранного анализатора в состояние ожидания (активное . состояние). При получении ожидаемого сигнала от выбранного датчика устройство вырабатывает сигнал требования прерывания. При предоставлении прерывания устройство последовательно выдает в ЭВМ вектор прерывания и адрес датчика, вызвавшего прерывание. После чего выбранный анализатор переводится в пассивное состояние. Отказ от параллельной выработки сигналов прерывания каждым анализатором позволяет упростить конструкцию устройства. 1 ЗоП. ф-лы, 4 ил. i (Л