Устройство для извлечения квадратного корня Советский патент 1987 года по МПК G06F7/552 

1

Изобретение относится к яычис.пн- тельной технике и предназначено датя использования в цифровых выч15слите.лт ньгх машинах различного назначения.

Цель изобретения - упрощение

устройства и повышение быстродействия .

На чертеже приведена функциональная схема устройства.

Устройство содержит первый ре-

гистр 1 , вход управления сдвйг ом которого соединен с входом 2 управления устройства, элемент НЕ 3, сумматор 4, шину 5 информационной единицы, входы 6 и 7 младшего и старше- го разрядов аргумента устройства соответственно, второй регистр 8, шину 9 информационного нуля, с первого по (п-1)-й элементы 2 Н-ИЛИ 10-17 (где п - разрядность резуль тата) выход 18 результата устройства.

Регистр 1 представляет собой обычный п-разрядный регистр сдвига. Сдвиг происходит под воздействием сигнала С, поступающего на вход 2 устройства. В первый разряд регистра Ij освобождающийся при сдвиге, записьшается код, считываемый с вы.

хода элемента НЕ 3, Инверсные выходы первого, второго, ..., (n-I)-ro разрядов регистра 1 соеданены с первыми входами третьего, четвертого,- - ..., (п+)гр разрядов сумматора 4. Первые входы первого и второго и зна кового разрядов сумматора 4 соединены с входом устройства 5, на который постоянно подается сигнал 1. На вторые входы первого и второго разрядов сумматора 4 подаются пары разрядов подкоренного числа (младший , разряд пары), Х (старший разряд пары) с входов 6 и 7 устройства соответственно. Вторые входы третьего, ..о, (п+О-го разрядов сумма- тора соединены с выходами первого,,. ..,, (п-1)-го разрядов регистра 8, Второй вход знакового разряда сумматора 4 соединен с входом устройПример. Пусть п 6s я 0,11 .00 .10 , 1 1 .00 ,0 1 1-й цикл. Входы. сумматора Входы 2 сумматора

Разность положительна, поэтому 2-й цикл. Входы 1 1 , 1 1 1 О И « Входы 2 О ОООШОО О ,00000 1

5

0

-

0

5

30

35

И-)2

9, на к( ис гтпяни пс.х ту- nat -r сигнал О , Сумматор 4 1 родс- -яп- , собой об1з1Ч1 ый (ч+2)-разряд1П11й дпоичртый комбинацнопнъзй сумматор . Регистр 8 прелста}у:яет собой (п-1 )-разря ди-лй пар алл ел ь ный р Р гпс тр , Запись и регистр 8 происходит по сигналу С, поступающем-;/ wa вход 2 устройства. Эл е м е н ты -ИПИ 10-17 позволяют записывать в регистр 8 сумму сумматора 4, сдвигаемую на два разряда в сторону старших разрядов или производить сдвиг содержимого регистра 8 на два разряда в сторо у старших разрядов. Угфавление элементами И-ИЛИ производится знаком суммы и его инверсий. Искок ый результат считывается с един 1чных выходов ре- . гистра 1, сое,гщненных с выходом 18 устройства.

Рассмотрим работу устройства. Перед началом операции регистры 1 и 8 сброшены в ноль. На вх«ды 6 и 7 подается старшая пара разрядов подкоренного числа. На первые входы сум- матора 4 поступает код j1 ... , В сумматоре 4 формируется разность Xj, + Хг Т - 2 . По завершении операции суммирования подается сиг нал С. Если эта разность положительна, в регистр 1 запишется код I, в регистр 8 запишется эта же разность со сдвигом. Если разность отрицательна 5 в регистр 1 запишется код Е регистр 8 запишутся разряда) Xj, (g . В следуюшем цикле на входы 6 и 7 подается следующая пара разрядов подкоренного числа, которая вместе с содержимым регистра 8 поступает на вторые входы сумматора 4. На его первые входы поступает код 11 ...1011. если в предыдущем цикле в регистр I был записа код 1 или П.. 1111 - в противном случае. По завершении операции суммирования опять подается сигнал С. Аналогичным образом выполняется еще п-2 цикла. ,

0

о RG;

qoqooi i

0000010 .; 00000

RG8- RG 1 : RG8r

000 1 О 000011 000 1 1

312838:

цикл. Входы 1 - 1 ,I (100 1

Входа 2 (

0,0000001 цикл. Входа 1 - 1,1100011

Входа 2 o gqqq; i i

1 , 1 I010IO

цикл. Входы 1 - Входы 2

6- 1ЩКЛ. Входы 1 - ,0001111

Входы 2 qj. 1112221 0,0000000

Операция закончена. Результат считывается из регистра 4. У 0,11001.

мула изобрете

н и я

фор

Устройство для извлечения квадратного корня, содержащее два регистра и сумматор, вход управления сдвигом первого регистра и вход синхронизации второго регистра подключены к входу синхронизации устройства, а прямой выход первого -регистра является выходом результата устройства, отличающееся тем, что, с целью упрощения устройства и повышения быстродействия, оно содержит п-1 элементов 2 И-1-ШИ (где п - разрядность результата) и элемент НЕ, причем входы первого, второго и знакового разрядов первого слагаемого сумматора подключены к входу логической устройства, входы с третьего по (п+1)-ый разрядов первого слагаемого сумматора соединены с инверсными выходами с первого по (п-1)--й разрядов первого регистра, входы первого и второго разрядов второго слагаемого сумматора подключены к входа1 1 младшего и старшего разряда аргумента устройства.

RG 1 .- RG8:

00011 0000

Разность отрицательна.

RG1; 0011Ю

RG8: 0011 1 Разность отрицательна.

RG1: О 11100

RG8: 11100 Разность неотрицательна,

RGI: И 1001

RG8: 00000

входы с третьего по (n+i) разрядов второго слагаемого сумматора подключены к выходам с первого по (п-1)-й разрядов второго регистра, вход знакового разряда второго слагаемого сумматора подключен к входу логического нуля устройства, выходы с первого по (п-1)-й разрядов сумматора соединены с первыми входами с первого по (п-1)-и элементов 2 Н-ИЛИ, выход знакового разряда сумматора через.элемент НЕ подключен к информационному входу -первого разряда первого регистра и к вторым входам с первого по (п-1)-и элементов 2, H-f-Uni, третьи входы с третьего по (п-1)-й элементов 2 И-ИПИ подключены к входам с первого по (п-З)-й разрядов второго регистра, третьи входы первого и второго элементов 2 ИЧ1ЛИ подключены к входам младшего и старшего разрядов аргумента устройства соответственно, четвертые входы всех элементов 2 соединены с выходом знакового разряда сумматора, выходы с первого по, (п-1)-и элементов 2 И-ИЛИ подключены к информационным входам с первого по (п)-й разрядов второго регистра .

Изобретение относится к области вычислительной техники и позволяет сократить а iiiiapa i-урные затраты и врет мя р.ычислсния значения квадратного KopFiH . Устройство содержит первьш регистр I, в котором формируется значение результата, второй регистр 8, п-1 элементов 2 И-ИПИ, где п - разрядность результата, сумматор 4 и элемент FiE 3. На вход 2 синхрониза-, устройства поступают тактирующие ,импульсы. В KfDKaoM такте на входы 6 и 7 м;1а;ц ;его и старшего разрядов аргумента поступают последовательно, начиная со старшего, разря,цы аргумента. Bxojjj: 9 и 10 лоптческого нуля и е;а1Н1-1пы подключаются к соответ- cтвyюш i i потенциапам. 1 ил. С Сд8и.2 .- Запись LJ 1 .-1 ,x.p-J U, а./..:. „....ф: , /. ГТ г ., .,,j2jI: 2

Составитель В.Сычев Редактор В.Ковтун Техред И.ПоповичКорректор М .Са 1борская

Заказ 7445/50Тираж 670 По щисное

ВНИИПИ Государственного комитета СССР

по делам изобретеьшй и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проективная, 4