Устройство для детектирования амплитудно-фазомодулированных сигналов Советский патент 1987 года по МПК H04L27/38 

анализатор 7 фазовой расстройки, коммутаторы 8, 9-, 16-19, сумматоры 10, 11, 21, 22, оперативные запоминающие блоки 12, 13, амплитудный, селектор 14, элементы ИЛИ 15, И 20, 29 33, перемножители 23, 24, усреднители 26, 27, блоки 28,31 сравнения, триггер 30, регистр сдвига 32. В групповом корреляторе 1 вычисляются коэф.корреляции входного группового сигнала с 2 п -опорными сигналами. В решающем блоке 5 они сравниваются с порогом. В результате сравнения формируется четырехразрядное двоичное число, которое декодируется в переданные по данному каналу инфор

, Изобретение относится к технике передачи данных по каналам связи и может использоваться для построения когерентных приемников высокоскоростных многоканальных УПС.

Цель изобретения - повьааение помехозащищенности при скачках фазы.

На чертеже представлена структурная электрическая схема предлагаемог устройства.

Устройство для детектирования амплитудно-фазомодулированных сигналов содержит групповой коррелятор I, первьш блок 2 пересчета проекций сигнала, первый 3 и второй 4 преобразователи кода, ретаюп1ий блок 5, блок 6 декодирования, анализатор 7 :фазовой расстройки, первый 8 и второй 9 коммутаторы, первый 10 и второй 11 сумматоры, первый 12 и второй 13 оперативные запоминающие бло- ; ки, амплитудный селектор 14, элемент ИЛИ 15, третий 16, чет- вертьй 17, пятьй 18 и шестой I9 коммутаторы, первый элемент И 20, третий 21 и четвертьш 22 сумматоры, первый 23 и второй 24 перемножители, второй блок.25 пересчета проекций сигнала, первьй 26 и второй 27 усрад нители, первый блок 28 сравнения, второй элемент И 29, триггер 30, второй блок 31 сравнения, регистр 32 сдвига, третий элемент И 33.

мационные символы. Анализатор 7 выра батьшает значения корректирующих коэф. для каждого канала, которые затем усредняются в групповом цифровом интеграторе, состоящем из коммутаторов 8,9, сумматоров 10, 11 и запоминающих блоков 12, 13. Полученные значения коэф. пересчета через коммутаторы 18,19 поступают на блок 2. Для исключения ложных срабатываний схемы компенсации скачка фазы в случае вхождения в синхронизм предусмотрен детектор синхронизма, состоящий из блока сравнения 28, регистра сдвига 32 и элемента И 33. 1 ип.

Устройство работает следующим образом.

Входной групповой сигнал S (n t ) поступает на вход группового корре- лятора 1, в котором по определенному алгоритму на каждом тактовом интервале вычисляются коэффициенты корреляции Хц и У (,2,...,п) входного сигнала с 2 п опорными сигналами. Полученные коэффициенты . преобразуются в первом блоке 2 по соответствующему алгоритму через первьш 3 и второй 4 преобразователи, кода подаются в решающий блок 5, где сравниваются с порогом, равным (l2n|) В результате сравнения формируется четырехразрядное двоичное число , которое декодируется в блоке 6 декодирования в переданные по данному каналу УПС информационные

символы а,

3Подстройка значений коэффициентов пересчета cosQ и sinQj, (k 1,2,...,п) осуществляется сигналами, поступающими с пятого 18 и шесто- го 19 коммутаторов. Анализатор 7 фазовой расстройки вырабатьтает значения корректирующих коэффициентов

лх

и uY. ( ,2,. . . ,п) для каждого канала, которые затем усредняются в групповом цифровом интеграторе, состоящем из первого 8 и второго 9 коммутаторов, первого 10 и второго 11 сумматоров и первого 12

и второго 13 запоминающих блоков. Полученные на выходе первого 12 и второго 13 запоминающих блоков зна- .чения cos (f и sin ср (k 1 ,2, ... ,n) через пятый 18 и шестой 19 коммутаторы коммутируются на входы первого блока 2.

Амплитудный селектор 14 анализирует сигналы А ( выраба- тьшает сигнал и,.при обработке сигналов с минимальной амплитудой (класс S (1) и сигнал Uj при обработке сигналов с максимальной амплитудой (класс S (3). Элемент ИЛИ 15 осуществляет операцию логического сложения сигналов U, V U U . Тактовый сигнал и2 служит для синхрон- ной с обрабатьшаемыми сигналами А (Х ,У|) , k 1,п выдачи из первого 12 и второго 13 запоминающих блоков соответствующих коэффициентов соверши sintf, k l,n. При отсутствии скачка фазы Tpiirrep 30 находится в естественном состоянии

О.

сыпки в первом 26 и втором 27 усреднителях. Амплитуда усредненного сигнала sinM сравнивается во втором блоке 31 сравнения с пopoгo

5 П, и в случае его превышения по сигналу и при наличии сигнала синхронизма U|Q вторым элементом И 29 формируется сигнал установки триггера 30 в состояние Лог.1.

10 Сравнение сигнала sin дер с порогом П„ преследует цель уменьшить влияние небольших случайных флуктуации фазы, которые вызываются гаумами в каналах. З.начение порога П выбирается

15 в пределах sin 3 - sin 5°. На следующем тактовом интервале сигналом U третий коммутатор 17 размыкается, - чем достигается запоминание предьщу- щего состояния первым и вторьм усред20 нителями 26 и 27, а пятый и шестой коммутаторы 18 и 19 коммутируют на выход сигналы с выхода второго блока 25 пересчета проекций сигнала. При этом на очередном тактовом интери сигналом Ug с его выхода на выхо- вале сигналы cosCp, и sinqi, k 1 ,п ды пятого 18 и шестого 19 коммутато- преобразуются дополнительно во втором блоке 25 в соответствии с заданными алгоритмами, т.е. осуществляется компенсация скачка фазы. С выхо- 30 да пятого 18 и шестого 19 коммутаторов откорректированные сигналы cosqi| и sinq),,, k 1 ,п поступают ...

ров коммутируются первые их входы, а четвертый коммутатор 17 подключает сигналы на входы третьего и четвертого сумматоров 21 и 22, когда о.бра батьшаются сигналы из классов S (Г) ИЗ (3). Сигнал управления четвертым коммутатором 7 формируется :первым элементом И 20, реализующим функцию U4 Л U9.Сигналы А (X,Y) соответствуюпдие классам S (1) и S (3), поступают на входы третьего 21 и четвертого 22 сумматоров. Полученные сигналы масштабируются путем умножения их амплитуд в первом 23 и втором 24 перемножителях на коэффициенты Qi и о., которые коммутируются третьим коммутатором 16, в зависимости от наличия управляющего сигнала S, (1) либо S (3). Амплитуда сигналов Хц и Yj , соответствующая . сигналу. R (1), умножается на коэфна входы первого блока 2 и первые входы первого 10 и второго II сумма

j торов. В конце цикла обработки сигналов Х и У сигналом Ug триггер 30 устанавливается в состояние Лог.О и устройство возвращается в первоначальное состояние.

40 Чтобы избежать ложных срабатьша- ний схемы компенсации скачка фазы в случаях вхождения в синхронизм, в предложенном устройстве предусмотрен детектор синхронизма, состоящий

45 из первого блока 28 сравнения,, регистра 32 сдвига и третьего элемента И 33.

фициент (xf

а амплитуда сигналов

X и У|, соответствующая сигналам из класса S (3) , умножается на о.

Промасштабированные подобным образом амплитуды сигналов X , и УК соответствуют значениям тригонометрических функций sinuq) соответственно, где Mf uCf + Р, Л( - величина скачка фазы с точностью +45 , а 9 - помеха в канале УПС. Полученные значения cos Atp и sinuCfe усредняются в течение по

12922024

сыпки в первом 26 и втором 27 усреднителях. Амплитуда усредненного сигнала sinM сравнивается во втором блоке 31 сравнения с пopoгo

5 П, и в случае его превышения по сигналу и при наличии сигнала синхронизма U|Q вторым элементом И 29 формируется сигнал установки триггера 30 в состояние Лог.1.

10 Сравнение сигнала sin дер с порогом П„ преследует цель уменьшить влияние небольших случайных флуктуации фазы, которые вызываются гаумами в каналах. З.начение порога П выбирается

15 в пределах sin 3 - sin 5°. На следующем тактовом интервале сигналом U третий коммутатор 17 размыкается, - чем достигается запоминание предьщу- щего состояния первым и вторьм усред20 нителями 26 и 27, а пятый и шестой коммутаторы 18 и 19 коммутируют на выход сигналы с выхода второго блока 25 пересчета проекций сигнала. При этом на очередном тактовом интерна входы первого блока 2 и первые входы первого 10 и второго II сумма

торов. В конце цикла обработки сигналов Х и У сигналом Ug триггер 30 устанавливается в состояние Лог.О и устройство возвращается в первоначальное состояние.

Чтобы избежать ложных срабатьша- ний схемы компенсации скачка фазы в случаях вхождения в синхронизм, в предложенном устройстве предусмотрен детектор синхронизма, состоящий

из первого блока 28 сравнения,, регистра 32 сдвига и третьего элемента И 33.

Амплитуда сигналов сравнивается в первом блоке 28 сравнения с порогом П,, а результат сравнения записьша- ется в соответствующую данному каналу ячейку регистра 32 сдвига Выходы регистра 32 сдвига объединены через третий элемент И 33. В случае, когда во всех каналах УПС подстройка фаз будет завершена, амплитуды сигналов siniq, 1 ,n станут меньше порога и во все ячейки perHctpa сдвига 32

5

будут записаны Лог.1,третьим элементом И 33 формируется сигнал U, разрешающий компенсацию скачка фазы Сигнал и 5 служит для очищения регистра 32 сдвига при первоначальном вхождении в синхронизм. Тактовый сигнал служит для сдвига информации в регистре 32 сдвига.

Формула изобретен.и

Устройство для детектирования амплитудно-фазомодулированных сигналов , содержащее групповой коррелятор, выходы ко.торого подключены к одним входам перйого блока пересчет проекций сигнала, выходы которого соединены с входами преобразователе кода, выходы которых подключены к одним входа 1 анализатора фазовой расстройки, другие входы которого соединены с выходами группового коррелятора, и к входам решающего блока, выходы которого соединены с входами блока декодирования, при этом выходы анализатора фазовой расстройки подключены к сигнальным входам первого и второго коммутаторов, выходы которых соединены соответственно с первыми вхддами первог и второго сумматоров, выходы которых подключены соответственно к пер BbEvi входам первого и второго оперативных .запоминающих блоков, вторые входы которых объединены, о т л и- чающееся тем, что, с целью повышения помехозащищенности при скачках фазы, введены три элемента И, третий, четвертый, пятый и шесто коммутаторы, элемент 1-ШИ, третий и четвертьй сумматоры, два перемножителя, два усреднителя, два блока сравнения, триггер, регистр сдвига, второй блок пересчета проекций сигнала и амплитудный селектор, выходы которого соединены с управляющими входами первого и второго .коммутаторов, с входами элемента ИЛИ, выход которого подключен к первому входу первого элемента И, и с сиг- нальными входами третьего коммутатора, выход которого подключен к первому входу первого перемножителя,

ВНИИ1Ш Заказ 288/59 Тираж 639 Подписное 11роизв-по.гшгр. пр-тяе, г. Ужгород, ул. Проектная, 4

15

25

922026

второй вход которого соединен с выходом третьего сумматора, и к первому входу второго перемножителя, второй вход которого соединен с выходом

5 четвертого сумматора, входы которого соединены с входами третьего сум- матора и с выходами четвертого коммутатора, сигнальные и управляющий входы которого соединены соответст 0 венно с одними входами анализатора . фазовой расстройки, другие входы которого соединены с входами ампли-- тудного селектора, и с выходом первого элемента И, второй вход которого соединен с выходом триггера, к входу которого подключен выход второго элемента И, с управляющим входом пятого коммутатора, выход которого подключен к второму входу пер20 вого сумматора, и с управляющим входом шестого коммутатора, выход которого подключен к второму входу второго сумматора, причем выходы первого и второго перемножителей через соответственно первъш и второй ус- , реднители подключены к одним входам второго блока пересчета проекций сигнала, другие входь: которого соединены соответственно с первыми

30 сигнальными входами пятого и шестого коммутаторов, выходы которых подключены к другим входам первого блока пересчета проекций сигнала, и с выходами первого и второго опе ративных запоминающи-х блоков, вы- ,ходы второго блока пересчета проек-- : ций сигнала подключены к вторым сигнальным входам пятого и шестого коммутаторов, выход второго перемно40 жителя через первый блок сравнения, второй вход которого является первым пороговым входом устройства, подключен к входу регистра сдвига5 выходы которого соединены с входами третье45 го элемента И, выход которого подключен к первому входу второго элемен- та И, второй вход которого соединен ,с выходом второго блока сравнения, к . первому входу которого подключен вы50 ход второго усреднителя, а второй вход второго блока сравнения является вторым пороговые входом устройства.

Изобретение относится к технике передачи данных по каналам связи и обеспечивает повьшшние помехоза- щиценности при скачках фазы. Устр-во содержит групповой коррелятор 1, блоки 2, 25 пересчета проекций сигнала, преобразователи кода 3, 4, решающий блок 5, блок 6 декодирования, ЙГ1 Д./ М -Hj м-- гщ- ВыкоУдониых -5 1 R (Л