Устройство декодирования для системы передачи цифровых сигналов Советский патент 1987 года по МПК H04M13/00 

Изобретение относится к передаче информации и может быть использовано для декодирования цифровых сигналов при требуемой высокой достоверности приема информации.

Цель изобретения - пЬвыщение помехоустойчивости . за счет исправления всех трехкратньЬс и части четырехкратных ошибок.

На фиг. 1 приведена функциональ- ная схема устройства; на фиг. 2 --.. функциональная схема логического блока; на фиг. 3 - функциональная схема матричного корректора ошибок; на фиг. 4 - функциональные cxei-fdi соот- ветственно первого, второго дешифраторов; на фиг. 5 - функциональная схема третьего дешифратора.

Устройство (фиг. 1) содержит входы устройства 1, первый и второй блоки 2, 3 двоичных сумматоров, первый 4 второй 5, третий 6 и четвертый 7 блоки элементов И, первый 8, второй 9 и

третий 10 дешифраторы, блок 11 деко

деров Хемминга, матричный корректор 1 ошибок, логический блок 13 и регистр 14.

Логический блок J3 (фиг. 2) содержит шифратор 15 на диодах 16, образующих матрицу с горизонтальными 1.7 и вертикальными 18 шинами, первый 19, второй 20 и третий 21 элементы И, нагрузочные элементы 22 и источник 23 питания.

Матричный корректор 12 ошибок (фиг. 3) содержит первую 24 и последнюю 25 группы элементов И 26.

Первый и второй дешифраторы (фиг.4 содержат диодную матрицу 27 с диодами 28 и горизонтальными 29 и вертикальными 30 шинами, элементы ИЛИ 31, нагрузочные резисторы 32 и источник 33 питания.

Третий дешифратор (фиг. 5) содержит диодную матрицу 34 с диодами 35 и горизонтальными 36 и вертикальными 37 шинами, элементы ИЛИ 38, нагрузочные резисторы 39 и источник 40 питания .

Устройство работает следующим об- разом.

Входной сигнал, поступающий на устройство, представляет собой матрицу, содержащую ш слов (столб 1,ов) по п символов (строк) в каждом слове. В конце каждого столбца и строки добавляется по одному символу четности. Таким образом, на вход устройства по

ступает сигнал, состоящий из m.n информационных символов, затем контрольные слова длиной m+n+1, образованные суммированием по модулю два информационных элементов и затем результат суммирования по модулю два контрольных слов.

Сигнал синхронизации поступает на 5-9 входы устройства. Одновременно входной сигнал поступает на Lj-L4 входы устройства.

В 2-ом блоке 3 двоичных сумматоров вычисляются коэффициенты

ci;

la) ©

с; ©

к

где ajj и С; - принятые элементы i-строки матрицы.

Коэффициент К О, если элементы эталонного кода, участвующие в формировании строки, имеют четное число 1. Коэффициент К 1, если число единиц нечетное.

Предварительно Г на чертеже не показано вычисляются коэффициенты

m I , . (ij ® Zla; © PJ©K,

I .,1 где a и i - принятые элементы

j-го столбца, К - поправочный коэффициент равный О при четном числе единиц элементов эталонного кода, участвуюш 1х в формировании j-ro столбца, К 1 при нечетном числе единиц.

В блоке декодеров Хемминга, содержащем m декодеров, каждый декодер вычисляет синдром

В; е е. ,...,.

Если в строке матрицы возникает однократная ошибка, то синдром пока- зьшает номер искаженной в строке посыпки. По синдромам Е ,R,,,R,.. . ,, блок 11 декодеров Хемминга вырабатывает сигналы для инвертирования в выходном регистре тех информационных посьшок, которые искажены.

Все символы матрицы вводятся в регистр 14. Сигналы коррекции ошибок из блока 1I декодеров Хемминга поступают в выходной регистр. I. ...

Синдром R,, Е,,..,Е отображает числа от О (R; 0000) до 2 - 1 (R- 1111). Из блока 11 на вход первого дешифратора 8 поступают сигналы о состоянии синдромов (О, если R, 0000 и I, если R содержит хотя бы одну единицу), .Первый блок 2 двоичных сумматоров выдает сигналы о m коэффициентах оС; . Эти коэффициенты равны О или 1.

Второй блок 3 двоичньк сумматоров вьщает сигналы об п коэффициентах (Рз О или 1).

Второй дешифратор 9 вьщает на вход логического блока 13 сигнал , эта сумма принимает значения 0,1,2, 3,4.

Третий дешифратор 10 вьщает на вход логического блока 13 сигнал ,

Если вырабатывается команда Х+, то сначала работают только декодеры Хем- минга. Затем в течение u-t производится повторное вычисление коэффициентов pd; и р.- и коррекция оставшихся исправляемых ошибок матричным корректором ошибок путем инвертирования выявленных ошибочных символов, Затем из выходного регистра считываются инно при этом в логический блок вводят- О формационные символы и происходит ся лишь значения 0,1,2,3,4.очищение (обнуление) ячеек выходного

Первый дешифратор 8 вьщает сигнал 2Гй;. Эта сумма принимает значения 0,1,2,3,4.

- Логический блок 13 на основе ана- 5 лиза ZToi-; , и JTR; вырабатывает

сигналы X, +, Х+.

Сигнал X означает, что произошла ошибка г-й кратности, которая должна быть исправлена декодером 11 Хемминга. Сигнал + означает, что ошибка должна быть исправлена матричным корректором 12 ошибок, на выходы которого поступают из блока.2 двоичньпс сумматоров сигналы eij , а из блока 2 двоичных сумматоров сигналы и: . Сигнал Х+ означает, что сначала должна быть исправлена часть ойибок декодерами 1 Г Хемминга, а затем матричным корректором 12 ошибок.

За время длительности кадра (матрицы), равной Т N 2, где N - общее число символов; t 20

25

30

регистра.

Формула изобретения

1. Устройство декодирования для системы передачи цифровых сигналов, содержащее регистр, первый выход которого является первым выходом устройства, отличающееся тем, что, с целью повьшения помехоустойчивости путем исправления всех трехкратных и части четырехкратных ошибок, в устройство введены блоки элементов И, блок декодеров Хемминга, первый и второй блоки двоичных сумматоров, дешифраторы, матричный корректор ошибок и логический блок, выход первого блока элементов И со- , единен с объединенными первыми вхо- I дами первого блока двоичных сумма- ; торов и регистра, выход второго бло- ка элементов И соединен с объединен40

длительность од- . ными первым входом второго блока дво- ной посылки, производятся следующие ичньгх сумматоров и.вторым входом ре- операции:З i гистра, выход третьего блока элемен- 1 ) съем данных в выходной регистр 14 j тов И соединен с первым входом блока из блока 2 двоичных сумматоров и блока 1I декодеров Хемминга; на эту операцию отводится время

2)определение вида оошбок (опознавание образа ошибок) за время

3)коррекция ошибок декодерами Хемминга (&t);

4)повторное вычисление коэффициентов и ii и коррекция оставшихся ошибок MaTpHi- HbiM корректором ошибок

(ut4);

5)считывание данных из вьпсодного регистра (it).Сначала весь массив данных проходит через второй и третий блоки чет,45

декодеров Хемминга, первый и второй выходы которого соединены соответственно с третьим входом регистра и первым входом первого дешифратора, выходы первого блока двоичных сумматоров соединены с объединенными первыми входами второго дешифратора и матричного корректора ошибок, вы- . ходы второго блока двоичных сумматоров соединены с объединенными первым входом третьего дешифратора, вторыми входами матричного корректора ошибок и вторыми входами блока декодеров Хемминга, выходы первого, второго и третьего дешифраторов соединены соответственно с первыми, вторыми и третьими входами логического блока, первый, второй, третий и четвертый выхода которого соединены соответственно с первым входом четвертого блока элементов И, третьим входом матричного корректора ошибок, третьим

вертых-шестых элементов И и подается на входы блоков 2, 3 и II, а также переносится в выходной регистр 14. В, течение ut происходит опознавание образа ошибок и формирование команд на коррекцию. За время bt/j исп4 авля- ются ошибки декодерами 11 Хемминга.

5

20

25

30

регистра.

Формула изобретени

1. Устройство декодирования для системы передачи цифровых сигналов, содержащее регистр, первый выход которого является первым выходом устройства, отличающееся тем, что, с целью повьшения помехоутойчивости путем исправления всех трехкратных и части четырехкратных ошибок, в устройство введены блоки элементов И, блок декодеров Хемминга, первый и второй блоки двоичных сумматоров, дешифраторы, матричный корректор ошибок и логический блок, выход первого блока элементов И со- , единен с объединенными первыми вхо- I дами первого блока двоичных сумма- ; торов и регистра, выход второго бло- ка элементов И соединен с объединен

ными первым входом второго блока дво- ичньгх сумматоров и.вторым входом ре- i гистра, выход третьего блока элемен- j тов И соединен с первым входом блока

декодеров Хемминга, первый и второй выходы которого соединены соответственно с третьим входом регистра и первым входом первого дешифратора, выходы первого блока двоичных сумматоров соединены с объединенными первыми входами второго дешифратора и матричного корректора ошибок, вы- . ходы второго блока двоичных сумматоров соединены с объединенными первым входом третьего дешифратора, вторыми входами матричного корректора ошибок и вторыми входами блока декодеров Хемминга, выходы первого, второго и третьего дешифраторов соединены соответственно с первыми, вторыми и третьими входами логического блока, первый, второй, третий и четвертый выхода которого соединены соответственно с первым входом четвертого блока элементов И, третьим входом матричного корректора ошибок, третьим

входом блока декодеров Хемминга и объединенными четвертыми входами блока декодеров Хемминга и матричного корректора ошибок, выходы которого соединены с четвертыми входами регист- ра, второй и третий выходы регистра соединены соответственно с вторым и третьим входами четвертого блока элементов И, первый и второй выходы которого соединены с вторыми входами соответственно первого и второго блоков двоичных сумматоров, первые входы первого, второго и третьего блоков элементов И, объединенные вторые входы первого, второго и третьего бло ков элементов И, пятый вход блока де- кодеров Хемминга, четвертый вход четвертого блока элементов И, пятый вход регистра и объединенные вторые входы первого, второго, третьего дешифра- торов и четвертый вход логического блока является соответственйЪ первым, вторым, третьим, четвертым, пятым, шестым,седьмым, восьмым входами устройства.

2. Устройство по п. 1, отличающееся тем, что логический блок содержит шифратор, элементы ИЛИ нагрузочные элементы и источник питания, выход которого через соответст- вуннций нагрузочный элемент соединен с первыми входами шифратора, вторые, третьи и четвертые входы шифратора

0 5 0

0

5

являются соответственно первыми, вторыми и третьими выходами логического блока, объединенные первые входы первого, второго и третьего элементов ИЛИ являются четвертым входом логического блока, первый выход шифратора является первым выходом блока, соответствующие вторые, третьи и четвертые входы шифратора соединены с вторыми входами соответствующих элементов ИЛИ,- выходы которых являются соответственно третьим, вторым и четвертым выходами логического блока.

3. Устройство по п. 1, о т л и - чающееся тем, что матричный корректор ошибок содержит по числу разрядов декодируемого слова группы элементов И, первый и объединенные вторые входы элементов И первой группы являются соответственно первым и третьим входом корректора, выходы элементов И первой группы соединены с объединенными первыми входами соответствующих элементов И остальных групп, объединенные вторые входы элементов И каждой группы, кроме первой, являются вторьми входами корректора, объединенные третьи входы элементов И всех групп, кроме первой, являются четвертым входом корректора, выходы элементов И всех групп, кроме первой являются выходами корректора.

п

1

23

JJuod i3L I

25.

/15

n

л OutuSoK //e/77

. Xf

W Фиг. 2

25.

25

ФизЗ

29

Диод

Фа г. 5

Составитель В, Бородин Редактор А. Шандор Техред Л.Олейник

Заказ 1988Тираж 639Подпиское

ВНИИГШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д, 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная, i

Корректор М. Шароши

Изобретение относится к электросвязи и может быть использовано в телеметрии и при передаче данных, В данной системе сигнал формируется путем кодирования каждой информационной комбинации кодом Хемминга или ,. другим кодом, исправляющим однократную ошибку и обнаруживающим двукратные ошибки. Затем в каждое слово (п, k - код) добавляется символ четности. Кроме того, добавляются символы чет- ности путем проверки на четность одноименных символов m слов, часть избыточных символов поэлементно суммируется с эталонным кодом, например, типа М-последовательности или кода Баркера. При приеме производится восстановление элементов эталонного кода и вычисляется функция взаимной корреляции восстановленного и местного эталонного кодов. Основной пик этой функции является синхросигналом групповой синхронизации. Затем производится проверка ка;адого столбца и строки на четность и вычисление для каждой строки синдрома, формирование кода, отображающего образ ошибки, и декодирование с коррекцией ошибки либо только по синдромамS либо по пересечению сигналов нечетности строк и столбцов, либо коррекция производится в два этапа (сначала по синдрому, потом по пересечению строк и столбцов матрицы). Это позволяет повысить помехоустойчивость системы за счет введения в цифровой сигнал избыточности, позволяюгцей исправлять все трехкратные и значительную часть че- . тырехкратных ошибок при сохранении высокой помехоустойчивости тракта групповой синхронизации, 2 з.п. ф-лы, 5 илс 00 СП 00 00