Кодек квазициклического кода Советский патент 1987 года по МПК H03M13/51 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи информации.

Цель изобретения - повышение помехоустойчивости кодека и повышение достоверности передачи за счет устранения влияния скачков фазы сигнала при многофазной модуляции,

На фиг, 1 изображена блок-схема передаюп;ей стороны кодека квазициклического кода; на фиг, 2 - схема его приемной стороны; на фиг, 3-9 - функциональные схемы соответственно ячейки блока выбора порога, ячейки порогового блока синхронизации передающей стороны, ячейки блока выбора максимума, измерителя максимума и ошибки, компаратора; на фиг. 10 - фазовая диаграмма сигналов и структура ошибок для нулевого сигнала (сигнал с нулевой фазой); на фиг. 11 - временные диаграммы сигналов в характерных точках схемы.

Кодек квазициклического кода состоит из передающей стороны 1, канала 2 связи и приемной стороны 3, Передающая сторона 1 содержит (фиг, 1) преобразователь 4 абсо- лютного кода в относительный, формирователь 5 проверочных символов, коммутатор 6, блок 7 перемножения, формирователь 8 псевдослучайной последовательности (ПСП) и хрониза- тор 9, Приемная сторона 3 включает в себя (фиг. 2) блок 10 деления, формирователь 1I ПСП, формирователь 12 синдрома, блок 13 запоминшия синдрома, блок 14 выбора порога, блок 15 выбора максимума, пороговый блок 16, мультиплексор 17, корректор 18, преобразователь 19 относительного кода в абсолютный и хронизатор 20

На фиг. I и 2 обозначены вход 21 кодека, входы 22 синхронизации приемной частоты стороны 3, выходы 23. Соединения выходов хронизаторов 9 и 20 обозначены буквами. Кроме того, указана кратность шин.

Формирователь 5 проверочных символов на передающей стороне 1 выполнен (фиг. 1) на коммутаторе 24, регистре 25 сдвига с числом разрядов kM, каждый разряд имеет кратность q, и сумматоре 26 по модулю Q. Здесь q , Q число фаз применяемой многофазной фазовой модуляции, 1хГ - наибольшее целое число, не пре

5 0 5

0 с Q

5

и

5

102

вьпплющее X, М - число символов D цикле информационного слова, т.е. длина кодового слова исходного кода,

17

Гг число информационных символов используемого самоортогонального квазициклического (N, К, 0)-ко- да, N (k+l)M - полное число символов в кодовом слове, D - расстояние Хемминга для этого кода. Параллельные q-кратные выходы регистра 25 числом L D-1 подключены к сумматору 26 в соответствии с генераторным ном 1налом квазициклического кода.

Формирователь 5 предназначен для получения проверочных символов при кодировании информационного слова длиной kM заданнььм кодом ((k-t-l)M, kM, D) - один проверочный символ на М информационных, В результате получается кодовое слово самоортогонального квазициклического кода из (k-t-l)M символов, содержащее kM информационных символов и М провероч- Н)1Х символов, причем различные возможности слова кода находятся на расстоянии Хэмминга друг от друга

не меньшем D. I

Формирователь 12 синдрома на приемной стороне 3 выполнен (фиг, 2) на коммутаторе 17, регистре 28 сдвига, аналогичному регистру 25, и сумматоре 29 по модулю Q,

Формирователь 12 предназначен для получения синдрома кода, т,е, слова из М символов, являющегося результатом умножения принятого слова на проверочную матрицу кода. Синдром является нулевым только в случае отсутствия ошибок в канале (и в принятом слове). Блок 13 запоминания синдрома выполнен на коммутаторе 30 и регистре 31 сдвига с М q-крат- ными разрядами. Блок 13 предназначен для хранения и циклических сдвигов синдрома с получением на стволах рег истра 31 проверочных символов. При каждом циклическом сдвиге в регистре 31 формируются проверки для исправления соответствующих k информационных символов.

Блок 14 выбора порога состоит из k однотипных ячеек, каждая из которых выполнена (фиг, 3) на вычислителе 32 вероятных ошибок, первом и втором злементах 33, 34 эквивалентности, злементе 35 ИЛИ, генераторе 36 постоянного гСоца, элементе 37 НЕ,

первой н второ группах 38, 39 элементов И и группе 0 элементов И. Ш. На фиг. 3 обозначены первые, вторые и третьи входы 41-43 ячейки.

Пороговый блок состоит из k типных ячеек, каждая из которых выполнена (фиг. 4) на элементе 44 сравнения, генераторе 45 логического нуля, первой и второй группах 46, 47 элементов И и группе 48 элементов ИЛИ. На фиг. 4 обозначены первые, вторые и третьи входы 49-51.

Хронизатор 9 передающей стороны I выполнен (фиг, 5) на генераторе 52 тактовых импульсов, счетчике 53, п.ервом и втором дешифраторах 54, 55 числа и триггере 56. Дешифратор 54 служит для индикации числа 1, а дешифратор 55 - числа kM+1. На фиг. 5 обозначена кратность яыходон счетчика 53 m llog (k+l).

Хронизатор 20 на приемной стороне 3 выполнен (фиг. 6) на генераторе 57 тактовых импульсов, первом и в го ром делителях 58, 59 частоты, первом втором и третьем счетчиках 60-62, первом, втором и третьем дешифраторах 63-65 числа, триггере 66 и группе 67 элементов И. Дешифраторы 63- 65 служат для индикации соответственно чисел 1, kM+I и D/2. На фиг. 6 обозначена кратность выходов первого счетчика 60 1 log kr, второго счетчика 61 m и третьего счетчика 62сГ logiD/2r,

Блок 15 выбора максимума состоит из k однотипных ячеек, каждая из которых выполнена (фиг. 7) на L дешифраторах 68, Q сумматорах 69, пер-

(XI, Х2, ХЗ) 000 У 4

Вычислитель 32 вероятных ошибок ячейки блока 24 предназначе лучения из ПСП, поступающе вход, двух наиболее вероятных ошибок el , 2, возникающих после прохождения реальных сигналов из канала с ошибками . через блок 10 деления. Вычислитель 32 выполнен на ППЗУ, алгоритм работы которого имеет вид: X - вход кратности q У1, У2 - вмходы кратности q - ошибки е.1 , е.2.

fifi

- выход кратности Jt llog ((k- )МГ - выход кратности q 01 23456789 lO 1 23456 12344

, 10

15

0

2

30

35

40

вом и втором нычптателях 70, 71 и иг1мерителе 72 максимума и ошибки. Fla фиг. 7 обозначены первые и вторые выходы 73, 74.

Измеритель 72 максимума и ошибки для Q 5 выполнен (фиг. 8) на первом - третьем компараторах 75 и вычислителе 76 возможной ошибки.

Компаратор 75 выполнен (фиг. 9) на элементе 77 сравнения, первой и второй группах 78, 79 элементов И и группе 80 элементов ИЛИ,

Для Q 3 измеритель 72 имеет один компаратор, для Q 7 - семь компараторов,соединенных в структуру пирамидального типа, и т.д.

Измеритель 72 предназначен для выделения максимального числа из входных чисел и определения номера этого числа, равного возможной ошибке. Для этого на первом этапе входные числа сравниваются попарно, на втором этапе результаты первого сравнения сравниваются попарно и т.д., так что на последнем этапе определяется максимальное число, Кроме этого, все логические выходные сигналы компараторов различных этажей вводятся в вычислитель 76 возможной ошибки для определения номера максимального числа.

Вычислитель 76 возможной ошибки выполнен в виде программируемого постоянного запоминающего устройства (НИЗУ), алгоритм работы которого имеет следующий вид:

Х1,Х2,ХЗ - входы кратности 1,

У - выход кратности q

Блоки 7 и 10 перемножения и деления выполнены на ППЗУ и осуществляют свои операции по модулю Q,

Формирователи 8 и II ПСП выполнены на ППЗУ и для кода (N, К, D) (15, 10, 3) имеют такой алгоритм работы:

((k- )МГ 89 lO 344

12

13 3

14

4

5J

Корректор 18 представляет собой вычитатель по модулю Q.

Преобразователи 4 и 9 предназначены для устранения неоднозначности фазы по выходу корректора 18, Если к каждому символу слова прибавляется постоянная величина по модулю Q, то, несмотря Ни это, по выходу преобразователя 19 слово будет вернь М, Преобразователь 4 обратного кода в относительный содержит сумматор по модулю Q, выходы которого, являющиеся выходами преобразователя, через регистр сдвига с числом разрядов Д iLM соединены с вторыми входами сумматора. Преобразователь 19 относительного кода в абсолютный содержит такой же регистр сдвига, входы и выходы которого соединены с первыми и вторыми входами сумматора по модулю Q, выходы которого являются выходами преобразователя.

Канал 2 связи содержит соединенные .последовательно преобразователь кода (двоичного в Q-ичный), Q -ичный фазовый модулятор, линию связи, Q-ичный фазовый демодулятор и преобразователь кода (Q-ичного в двоичный ) ,

Для работы кодека используется недвоичный (0-ичный) самоортогональный квазициклический прозрачный код с параметрами (N, К, D) ((k+l)M, kM, D), Относительная скорость ко- да R k/(k-t-l), В кодеке реализуется многопороговый (D/2-пороговый) алгоритм декодирования.

Кодек квазициклического кода работает следующим образом,

На вход 21 кодека (фиг. 1) поступает исходная информация в виде k блоков из М Q-ичных символов каждый после которых следуют М нулевых символов (фиг, 11). Каждый из блоков представляет собой кодовое слово ,„ (q, q,, . .q) . где q {0, I , . , . ,, . ,0-1}, i 1, kM,

В цифровом преобразователе 4 абслютного кода в относительный зти бл f трансформируются в блоки

км информационно

эквивалентные предыдущим, где

а- О, 1,, ,, ,Q-l| , i 1, Ш1 так

прореженные группами из kM нулевых

символов.

Далее блоки а кодируются путем формирования проверочных символов в формирователе 5 в соответствии с ге

5 0

0

5

0

5

10°

кераторным полиномом. Проверочные символы параллельно с информационными поступают на входы коммутатора 6, попеременно подающего их символы с тактовой частотой на свой выход, где образуется кодовое слово 0,

(й,,а ,..,,а,), гдей е o,i,,,,

,,.,q-l}, i 1,N; N (k-t-l)M, Это слово ci подается на входы блока 7 перемножения, на другие входы которого поступает ПСП

Ч (Ь, , , . . . Д ) ,

I

где Ь, е 0,l,.,.,Q-lj, i 1 , N с выхода формирователя 8. На выходах блока 7 образуется кодовое слово (С , С , . , . ,С) , где С, е 0,1,... ,,,,0-1}, i 1,, которое подается в канал 2 связи,

В канале 2 связи Q-ичные символы в двоичном коде преобразуются в символы в р--ичном коде, преобразованные символы подвергаются Q-ичной фазовой модуляции, и модулированный сигнал передается по линии связи. Принятый сигнал подвергается соответствующей демодуляции, демодулированные Q-ичные символы преобразуются в двоичный код, который образуется на выходах канала 2 связи. При этом под воздействием шума и помех в линии связи возникают ошибки, причем наиболее вероя 1ны перескоки в ближний по фазе сигнал (см, фиг, 10),

При помощи формирователей 8 и 11, а также блоков 7 и 10 перемножения

и деления достигается эффект слус

чайного распределения ощибок, т.е. значения ошибок для декодера становятся равновероятны, что значительно повышает помехоустойчивость декодирования. Кроме того, блок 14 выбора порога исправляет только наиболее вероятные ошибки. При помощи преобразователей 4 и 19, а также использования специальных прозрачных кодов и специального вида ПСП в формирователях 8 и 11 обеспечивается возможность работы в канале со скачками фазы путем организации прозрачного сквозного канала, включая кодер (декодер).

Полученное из канала 2 связи кодоД л л л

вое слово С, - (С ,Cj, , , . ,Civ), где С (0,1,, .,,Q-1}, i ГД7 (отличное от С) подается на входы блока 10 деления , на другие входы которого ич формирователя 11 поступает ПСП Ьд, , На выходах блока 10 деления

-i А образуется кодоное слово - ( Л,, а ,

...,a,), где (ii е 0,1Q-1},

i I, N, (отличное от .v) , которое далее подвергается кодированию с исправлением ошибок, приобретенных словом в канале 2 связи. Дпя этого в формирователе 12 синдрома из принятого кодового слова а получается синдром Яд, (S, Я2,...,3„), где S, С 0.1,....Q-1}. i IT, кото„ . FD рыи с частотой г -- записывается

в блок 13 запоминания синдрома и циркулирует в нем с тактовой частотой F с выделением символов, соответствующих проверкам кода. Выделенные в блоке 13 символы подаются на входы блока 15 выбора максимума, на первых и вторых выходах 73, 74 которого одновременно образуются сигналм Я П,1,..., . .- (),,... .,,,D-2J, i 1, k. Одновременно с этим в Плоке 1Д выбора порога с частотой F/(kM) 43 формируются пороговые

значения п D-I, D-2D/2},

i 1, k.

Сигналы ji,ju. и п поступают на пороговый блок 16, на выходах которого вырабатывается значение ошибки

,1,...,Q-ij, i 1,

k.

Декодирование осуществляется многократно (за D/2 тактов) с постепенно уменьшающимся порогом.

Выработанные ошибки в; через мультиплексор 17 поступают на входы корректора 18 (вычитателя по модулю Q), на другие входы которого поступает задержанная в формирователе 12 синдрома информация, требующая исправления. Исправленные в корректоре 18 информационные символы а ( а, 0., , . . . . . ,а), где (2; 0,1,... ,Q-q , i 1, N, подаются на преобразователь 19, на выходах которого получаются символы в абсолютном q ( f а.. « .Оур. где . 0,1, ...,Q-li, 1 Т7кмТ близкие к исходным q .

В кодеке осуществляются следующие операции над сигналами.

Сигнал на выходах преобразователя 4 формируется по правилу

. li;

где q - входной сигнал, и величина задержки в регистре этого преобразователя. (В этом разделе все арифметические операции производятся по модулю Q). Сигнал на выходах блока 7 перемножения определяется по правилу

С а; хЬ .

Прохождение сигнала через канал 2 связи сопровождается возникновением ошибки е (см. фиг. 10), так что на выходе канала 2 сигнал равен

6

С, -t-e.

в блоке 10 деления сигнал преобразуется по правилу

а с : ь. а + е /Ь .

После исправления ошибок сигнал равен

25

а; а. -е

л €, /Ъ-в. ,

а после обратного преобразования на выходах 23

а,- а

л

Псевдослучайная последовательность bfj (b , bj,...,b) в формирователях 8 и 11 синтезируется по следующим правилам:

а)все значения символов ПСП

от 1 до Q-1 должны встречаться приблизительно одинаково часто;

б)Ь,. / О, i

в)bj bj для любого 1 1, kM;

г)набор (1/Ь, , ., . , 1/Ь) является кодовым словом кода.

Первое условие обеспечивает одинаковую частоту всех значений ошибок . В этом случае мажоритарный

(пороговый) декодер работает значительно более эффективно, чем если бы ошибки рыли равны е- (J:l), Второе условие вытекает из некорректности деления на нуль. Третье и четвертое

условия обеспечивают прозрачность кода при работе в канале со скачками фа зы.

Пусть исходный код Таунсенда - Уэлдона прозрачен (т.е. число символов в каждой проверке взаимно просто с величиной Q), Пусть в канале произошел скачок фазы на -27Г/р. Это значит, что если переданному слову С(С, Ci,,,.,Cv) отвечает принятое

25

9134901

слово (0, , Cj , . . . , С) где Ц С + 1, а на выходе блока 10 деления получено , U.i + /bi , причем ( 1/Ь , 1/bj , . . , , 1/b ) - кодовое слово, то а, тлк - i же кодовое слово. Поскольку по условию прозрачности исходного кода ошибка е О, то после коррекции в блоке 18 а 0. + 1/Ь , а после обратного преобразования q Q. + 1/К - 10 2;.а i 1 , kH. В силу четвертого условия на символы ПСП 1/Ь, 1/Ь,, поэтому , Qj-a,-, q . Следовательно, скачок фазы на +A7r/Q (т.е. ошибка ) исправляется, 15 Аналогично исправляется и скачок фазы на другую величину.

Эффективная для исправления ошибок ПСП строится следующим образом. Информационные символы расставляются 20 в виде повторяющихся конечных отрезков 1,2,...,Q-1, 1,2Q 1,

1,2,...,Q-1,,.., а проверочные формируются (для кодирования) по четвертому правилу из перечисленных. При равномерном распределении ошибок многие проверки будут принимать одинаковые значения редко, и, следовательно, редко будут вноситься ошибки. Вместе с тем исправл ение 30 нужных ошибок будет осуществляться всегда, как и ранее.

Результаты математического моделирования на ЭВМ работы кодека показывают, что он обеспечивает энерге- 35 тический выигрыш кодирования 3 - 5 дБ и выигрыш по удельной скорости в 1 , 3 - 1,5 раза.

Таким образом, кодек квазициклического кода позволяет повысить по- 40 мехоустойчивость кодирования и исключает ошибки, обусловленные скачками фазы сигналов в канале связи с многофазной модуляцией. Дополнительным преимуществом кодека является воз- 45 можность работы в более узкой рабочей полосе частот или с более высокой скоростью без расширения полосы частот.

50 Формула изобретения

I. Кодек квазициклического кода, содержапщй на передающей стороне формирователь проверочных символов, 55 выходы которого соединены с первыми информационными входами коммутатора , вторые информационные входы которого объединены с информационными

О

5

0 5

0

0

5

0 5

0

5

входами мультиплексора, выходы которого подключены к вторым входам корректора, хронизатор, первый выход которого соединен с тактовым входом блока запоминания синдрома, второй и третий выходы хронизатора подключены соответственно к тактовому и управляющим входам формирователя синдрома, четвертые выходы хронизатора соединены с управляющими входами мультиплексора, и канал связи, отличающийся тем, что, с целью повьячения помехоустойчивости кодека и повьпиения достоверности передачи информации за счет устранения влияния скачков фазы сигнала при многофазной модуляции, на передающей стороне кодека введены блок перемножения, формирователь псевдослучайной последовательности преобразователь абсолютного кода в относительный, информационные входы которого являются входами кодека, выходы подключены к информационным входам формирователя проверочных символов и коммутатора, выходы которого соединены с первыми входами блока перемножения, выходы формирователя псевдослучайной последовательности соединены с вторыми входами блока перемножения, тактовый вход преобразователя абсолютного кода в относительный подключен к первому выходу хронизатора, третьи выходы которого соединены с входами фop fиpoвaтeля псевдослучайной последовательности, выходы блока перемножения подключены к каналу связи, на приемной стороне введены блок выбора порога, блок выбора максимума, формирователь псевдослучайной последовательности, преобразователь относительного кода в абсолютный и блок деления, выходы которого соединены с информационнь1ми входами формирователя синдрома, выходы формирователя псевдослучайной последовательности подключены к первым входам блока деления и блока выбора порога, выходы блока запоминания синдрома соединены с входами блока выбора максимума, первые выходы которого соединены с первыми входами порогового блока, вторые выходы блока выбора максимума подключены к вторым входам порогового блока и блока выбора порога, выходы которого соединены с третьими входами порогового блоки, выходы корректора

подключены к информационным нходам нреобразователя относнтел1)Н(пч) кола в абсолютный, тактовый вход которог подключен к первому выходу хронича- тора, пятые и шестые выходы которого подключены соответственно к входам формирователя псевдослучайной последовательности и управляющим входам блока выбора порога, вторые входы блока деления подключены к каналу связи, вход синхронизатора является входом синхронизации приемной стороны кодека, выходы преобразователя относительного кода в абсолютный являются выходами кодека.

2.Кодек по п. 1, отличающийся тем, что блок выбора максимума состоит из k однотипных

1 М м ячеек, где к -, п - длина кодовог

К

слова исходного кода, К - число информационных символов в кодовом слове квазициклического кода, каждая ячейка выполнена на сумматорах, вы- читателях, измерителе максимума и ошибки и дешифраторах, i-й выход j-ro дешифратора (i 1, Q), j Г, ЕГ, Q - число фаз многофазной модуляции, L D-1, D - расстояние Хемминга квазициклического кода) соединен с j-м входом i-ro сумматора, выход которого.(кроме первого сумматора) соединен с первым входом (i-l)-ro вычитателя, выход первог о сумматора подклн чен к вторым входам всех вычитателей, выходы которых подключены к соответствующим входам измерителя максимума и ошибки, входы одноименных дешифраторов ячеек соответственно объединены и являютс входами блока, первые и вторые выходы измерителей максимума и ошибки ячеек являются соответственно первыми и вторыми выходами блока,

3.Кодек по п, 1, отличающий с я тем, что блок выбора порога состоит из k ячеек, каждая и которых выполнена на генераторе постоянного кода, элементах равнозначности, элементе ИЛИ, элементе НЕ, группах элементов И, группе элементов ИЛИ и вычислителе вероятности ошибки, первые и вторые выходы которого подключены к первым входам соответственно первых и вторых элементов равнозначности, выходы которых сосединены с входами элемента ИЛИ, выход которого подключен непосредстнеинг и черет элемент ПК к парным нходам элементов И соотпотстпснко первой и торой групп, выходы грпе- рлтора постоянного кода соединены с вторыми входами соотпс тствующих ):ic- ментов И BTopoii группы, выходы элементов И первой и нторс1Й групп подключены к входам соответствую(Г1ИХ Q элементов ИЛИ группы, одноименные

ихол.ы вычислителей вероятности ошибки всех ячеек соответственно объединены и являются первыми входами блока, вторые входы первого и второго элeмpt тoв равнозначности в каждой ячейке соответствешю объединены и являются соответствуюпщми вторыми входами блока, входы элементов И первой группы в каждой ячейке явля- Q ются соответствующими третьими входами блока, выходы элементов группы в каждой ячейке являются соответствующими выходами блока.

4. Кодек по п, 1, о т л и ч а - 5 ю щ и и с я тем, что синхронизатор на передающей стороне выполнен на счетчике, дешифраторах числа, триг- 1 ере и генераторе тактовых импульсов, в) которого соединен с входом Q счетчика и является первым выходом хронияатора, вглходы первого и второго дешифраторов числа соединены соответственно с первым и вторым входами триггера, выходы которого являются вторыми выходами хронизатора, выходы счетчика подключень к одноименным входам дешифратора числа и являются третьими выходами хронизатора.

0 5. Кодек по п. 1, отличающийся тем, что хронизатор на приемной стороне выполнен на счетчиках, делителях частоты, дешифраторах числа, триггере, элементах И и

5 генераторе тактовых импульсов, вход которого является входом хрониэатора, выход генератора тактовых импульсов соединен с входами первого делителя частоты и первого счетчика и являет0 ся первым выходом хронизатора, выход первого делителя частоты соединен с входом второго счетчика и является вторым выходом хронизатора, выходы первого и второго дешифраторов чис5 ла соединены соответственно с первым и вторым входами триггера, выходы которого являются третьими выходами хронизатора, выходы первого счетчика соединены с первыми

13134901

входами соответствующих элементов И, выходы которых являются четвертыми выходами хронизатора, выходы второго счетчика подключены к соответствующим входам первого и второго дешифраторов числа и являются пятыми выходами хронизатора, выход первого разряда первого счетчика

фиг. 1

CFHBBCE

22

го

Фиг. 2

U

через второй делитель частоты подключен к входу третьего счетчика, выходы которого соединены с входами третьего дешифратора числа и являются шестыми выходами хронизатора, выход третьего дешифратора числа соединен с вторыми входами элементов И.

13

23

Фи.З

фи.5

Фие.б

Фи.ч

фиг. 7

Изобретение относится к автоматике и вычислительной технике. Его использование в системах передачи информации позволяет повысить помехоустойчивость кодека,а также достоверность передачи за счет устранения влияния скачков фазы сигнала при многофазной модуляции. Кодек квазициклического кода содержит на передающей стороне формирователь проверочных символов, коммутатор и хронизатор, на приемной стороне - формирователь синдрома, блок запоминания синдрома, корректор, мультиплексор, пороговый блок и хронизатор; передающая и приемная стороны соединены через канал связи. Благодаря введению на передающей стороне преобразователя абсолютного кода в относительный, блока перемножения и формирователя псевдослучайной последовательности (ПСП), а на приемной стороне - блока деления, формирователя ПСП, блока выбора порога, блока выбора максимума и преобразователя относительного кода в обсолютный обеспечивается энергетический выигрьпп кодирования, исключаются ошибки из-за скачков фазы при многофазной модуляции и, кроме того, повьппается удельная скорость передачи. 4 з.п. ф-лы, II ил. с € (Л

}- и А. 2- и 75. J

(в-г)-и (J

3- и -

/ -/;-и а

if- а -

76

78

80

79

d d

77

(риг.Э

Редактор М.Циткина

Составитель О. Ревинский

Техред Л.Сердюкова Корректор И. Муска

Заказ 5729Тираж 900Подписное

ВНШШИ Государственного комитета СССР

по делам изобретений и открытий 113035. Москва, Ж-35, Раушская наб., д. А/5

Произподственио-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Фиг. П