Запоминающее устройство с автономным контролем Советский патент 1983 года по МПК G11C11/00 

причем одни из входов второго и третьего сумматоров по модулю два и первого счетчика единиц соответственно объединены и являются другими входами блока, выход элемента НЕ подключен к другим входам второго и третьего сумматоров по модулю два, выходы которых соединены с входами второго и третьего счетчиков единиц соответственно, выходы первого, второго и третьего счетчиков единиц подключены к вторым и третьим входам первого, второго-и третьего логических блоков, выходы второго и третьего /сумматоров по модулю два)и входы

первого счетчика единиц являются выходами блока,,

3. Устройство по пп.1 и 2, о тл. ичающееся тем, что каждый логический блок содержит четвертый и пятый сумматоры по модулю два, первые входы которых объединены и являются первым, входом .блока, и элемент И, первый и второй входы которого являются вторым и третьим входами блока, причем выход; и второй вход элемента И соединены с вторыми входами четвертого и пятого сумматоров по модулю два соответственно/ выходы которых являются выходами блока.

1. ЗАПОМИНАЮЩЕЕ УСТЮЙСТВО С АВТОНОМНЬаМ КОНТРОЛЕМ, содерх а«её накопитель,.числовые входы которого подключены к выходам дешифратора сщреса строк, основные и дополнительные усилители, одни из выходов/ и входов которых подключены соответственно к основным и к дополни-гтельным разрядным входам и выходгш накопителя, а управляющие входы соединены с первым выходом блока ввода и вывода информации, блок кодирования-, выходы которого подключены к первым входам элементов И и входам регистра контрольных разрядов; выходы которого соединены с одними из входов формирователя контрольньос сигнсшов, дешифратор адресов разрядов, одни из входов и выходов которого подключены соответственно к вто рому выходу блока ввода и вывода йнформации и к одним из выходов и входов основного, числового регистра, другие входы и выходы которого соединены соответственно с выходг1ми и с входс1ми основных усилителей и входами блока кодирования, и дополнительный числовой регистр, входы и однИ из выходов которого подключейы к вЪ1ходам и к входам дополнительна усилителей и выходам элементов И| а другие выходы - к другим входам формирователя контрольных сигналов причем вторые входы элементов И соединены с первым входом блока ввод и вывода информации, который является входом разрваения записи устройства, второй и третий входы .и третий выход блока ввода и вывода информации являются соответственно информационным и адресным входами и инфор.мационным выходом устройства, отличающееся тем, что, с целью повышения надежности устройства путем обнаружения и исправления оши бок в двух рядом расположенных разрядах строки накопителя, в него введе-т ны блок вычисления кодов адресов, группы сумматоров по модулю два, перV V Iw вый сумматор по модулю два и.элемент ИЛИ, причем первые входы сумматоров по модулю два первой группы соединеу с выходами формирователя контрольных № сигналов, цервые выходы - с первыми входами су Ф1аторов по модулю два вто-S рой и третьей групп, выходы которых и вторые выходы сумматоров по модулю два первой группы подключены к входам элемента ИЛИ, выход которого соединен с четвертым входом блока ввода и вы-.. вода информации, вторые входы сум- :А9 маторов по модулю два групп подклюк чены к выходам блока вычисления ко4 дов адресов, один из входов которого соединен с первым входом блока DO ввода и вывода информации, а другие входы и второй вход первого сумматора по модулю два, подключены к другим выходам дешифратора адресов разрядов. 2. Устройство по п.1, о т л к- чающееся тем, что блок вычис| ления кодов адресов содержит второй и третий сумматоры по модулю два, счетчики единиц, логические блоки и элемент НЕ, вход которого соединен, с первыми входами логических блоков и является одним из входов блока, ,

Изобретение относится к вычисли тельной технике и может быть использовано при изготовлении БИС ЗУ имеющих большую площадь кристаллов а также в системах памяти повышенной надежности. Известно запоминающее устройств с автономным контролем, содержащее накопитель и схемы логики обрамлен позволяющие производить обращение при записи и считывании информации к одному из элементов памяти ЭП накопителя ij . Недостатком этого устройства яв ляется невысокая надежность. Наиболее близким по технической сущности к изобретению является запоминающее устройство с автономным контролем, содержащее накопител числовые шины которого соединены с выходами дешифратора адреса стро основные и дополнительные разрядные шины накопителя соединены с одними основными и дополнительными шинами соответствующих усилителей записисчитывания,- другие шины которых соединены с соответствующими разрядами регистра основных разрядов и входами блока кодирования, выходы блока кодирования соединены с одними входами элементов И и входами допсЗлнительного регистра, выходами связанного с первыми входами схемы вычисления синдрома, вторые шины дополнительных усилителей записи-считывания связаны с регистром дополнительных разрядов и с выходам элементов И, выходы регистра дополнительных разрядов подключены к вто рым входам схемы вычисления синдром другие регистры основных рязрядов связ-аны с дешифратором алреса разрядов, одни входы которого соединен с адресными разрядными входами устройства, вторые входы дешифратора адреса разрядов связаны с первым выходом блока в.вода-вывода информации, второй и третий выходы которого соединены соответственно с управляющими входами усилителей записисчитывания и с выходом устройства, первый, второй и третий входы блока ввода-вывода информации соединены соответственно с шинами входной информации, разрешения записи и вторыми входами элементов И и с шиной выборки кристалла 2j. Недостатком этого устройства яв- . ляется то, что оно не обеспечи.вает безсяиибочную обработку информации при возникновении двух, в частности рядом расположенных дефектных з.апоминающих элементов (33} , что снижает надежность устройства. Целью изобретения является повышение надежности устройства за счет обнаружения и исправления ошибок в двух расположенных разрядах строки накопителя. Поставленная цель достигается тем, что в запоминающее устройство с aBToHOMf JM контролем, содержащее накопитель, числовые входы которого подключены к выходам дешифратора адреса строк, основные и дополнительные усилители, одни из выходов и входов которых подключены соответственно к основным и к дополнительным разрядным входам и выходс1м накопителя, а управляющие входы соединены с первым выходом блока ввода и вывода информации, блок кодирования, выходы которого подключены к первым входам элементов И и входам регист-ра контрольных разрядов, выходы которого соединены с одними из входов формирователя контрольных сигналов, дешифратор адресоз разрядов, один из входов и выходов которого Подключены соответственно к второму

выходу блока ввода и вывода информа-. ции и кодним из выходов и входов основного числового регистра, другие входы и выходы КОТОРОГО соединены соответственно с выходами и с входами основных усилителей и входами блока кодирования, и дополнительный числовой регистр ., входы и одни из выходов которого подключены к выходам и к входам дополнительных усчлителей и выходам элементов И, а другие выходы - к другим входам формирователя контрольных сигналов, причем вторые входы элементов И соединены с первым входом блока вво да и вывода информации, который является входом разрешения записи устройства, второй и третий входы и третий выход блока ввода и вывода информации являются соответственно информационным и адресным входами и информационным выходом устройства, введены блок вычисления кодов адресов, группы сумматоров по модулю два, первый сумматор по модулю, два и элемент ИЛИ, причем первые входы сумматоров по модулю дв.а первой группы соединены с выходами формирователя контрольных сигналов, первые выходы -. с первыми входами сумматЬров по модулю два второй и третьей групп, выходы которых И , вторые выходы сумматоров по модулю два первой группы подключены к входам элемента ИЛИ, выход которого соединен с четвертым входом блока. ввода и вывода информации, вторые входы сумматоров по модулю два групп подключены к выходам блока вычислеия кодов адресов, один из входов оторого соединен с первым входом лока ввода и вывода информации, а другие входы и второй вход первого сумматора по модулю два подклюены к другим выходам дешифратора адресов разрядов.

Кроме того, блок вычисления кодов адресов содержит второй и треий сумматоры по модулю два, счетики единиц, логические блоки и элеент НЕ, вход которого соединен с первыми входами логических блоков, и является, одним из входо:в блока, . причем одни из входов второго и третьего сумматоров по модулю два и первого счетчика единиц соответственно объединены и являются другими , входами блока, выход элемента НЕ подключен к другим входам второго и третьего сумматоров по модулю два, выходы которых соединены с входами второго и третьего счетчиков единиц соответственно, выходы первого, второго и третьего счетчиков единиц подключены к вторым и третьим входам первого, второгр, и третьего логических блоков, выходы второго и третьего сумматоров по модулю дВс

и входы первого счетчика единиц являются выходами блока.

При этом каждый логический блок содержит четвертый и пятый сумматоры по модулю два, первые входы которых объединены и являются первым входом блока и элемент И, первый и второй входы которого являются вторым и третьим входами блока, причем выход и второй вход эле0мента И соединены с вторыми входами четвёртого и пятого сумматоров по модулю два соответственно, выходы которых являются выходами блока.

На фиг .1 представлена функцио5нальная схема предлагаемого устройства; на фиг.2 - то же.вычисления кодов адресов.

Предлагаемое устройство содержит накопитель 1 с дополнительными

0 разрядами 2, числовыми входами 3, основными 4 и дополнительными 5 разрядными выходами и входами, дешифратор б адреса строк, основные 7 и дополнительные 8 усилители со

5 входами 9 и 10 соответственно, основной 11 и дополнительный 12 числовые регистры, блок 13 кодирования, элементы И 14, дешифратор 15 адресов разрядов со входами и выходами

0 16. На фиг.1 обозначены другие выходы 17 дополнительного числового регистра. Устройство содержит также формирователь 18 контрольных сигналов, регистр 19 контрольных разря5 .дов, первую группу сумматоров 20 по модулю два с первьп-т входами 21 и первыми выходами 22, вторую 23 и третью 24-группы сумматоров по модулю два. На фиг.1.обозначены

0 также вторые выходы 25 сумматоров первой группы. Устройство содержит также элемент ИЛИ 26, первый cyNwaтор 27 iio модулю два со входами 28 и 29, блок 30 ввода и вывода информации с выходами 31-34 и вхо5дами 35-37 и блок 38 вычисления кодов адресов со входами 39-41 и выходами 42-44. Блок вычисления кодов адресов содержит (фиг.2) второй 45 и третий 46 сумматоры

0 по модулю два, элемент НЕ 47, первый 48, второй 49 и торетий 50 счетчики единиц с выходами 51-53 соответственно, первый 54, второй 55 и третий 56 логические единицы

5 55 и третий 56 логические блоки, каждый из которых содержит.элемент И 57, четвертый 58 и пятый 59 сумматоры.

Счетчики единиц 48-50 предназ0начены для установления отсутствия единичных символов и присутствия одного единичного символа в двоичHc J слове. Поэтому при количестве разрядов в этсм слове каждый счетчик 48-50 будет состоять из одного

5 и-вховового элемента ИЛИг:НЕ, элементов НЕ и в-входовых логических элементов ИЛИ-НЕ. Предлагаемое устройство работае следующим образом. Принцип работы устройства основан на свойстве кода Хемминга, состоящем в том, что место векторстолбца в проверочной матрице Нп.к кода, совпадающего с контрольным сигналом, указывает однозначно положение этого разряда в накопителе. Учитывая, что К основных вектор-столбцов матрицы Н кода не должны содержать нулевого числа и двоичных чисел, на одной из , позиций которых стоит 1,построг им такую матрицу, первые & разрядов вектор-столбцов которой будут совпадать с кодами адресов всех разрядов матрицы накопителя1 Для этого каждый вектор-столбец проверочной матрицы дополняется двумя разрядами с учетом отмеченного условия. Для примера показана матрицаН,,2 01010101 10000 00110011 01000 00001111 00100 11101000 00010 ДООООООО. 00001 в режиме записи информации на входы дешифратора б (фиг.1) поступ код адреса опрашиваемой строки. В ответствии с этим возбуждается оди из входов 3 накопителя. Одновремен на основании кода адреса опрашивае мого разряда, поступающего по вход 40 и 41, и единичных сигналов на входах 35 и 37, в регистре 11 и вы бираемом разряде записывается двои ная информация, поступающая по вход 36. По К разрядам опрашиваемой стр ки, с учете записываемого в блоке 13 формируются Р дополнительных ра рядов которые через элементы И 14 по тупают на входы 10 усилителей 8. Кодовое слово, состоящее изП и-1-р разрядов, усилителями 7 и 8 записы |вается в соответствующую строку на лителя 1. На этом цикл записи зако чен. в режиме считывания информации сигналы на входах 35 и 36 отсутствуют. Как и в режиме записи, в реги ры 11 и 12 заносится слово, хранящееся в справшиваемой строке накопи теля 1. По К считанным разрядам (в словр могут быть ошибки) блок 13 фо мирует вновь Р разряды, которые записываются в регистр 19. Далее опре деляется,является ли опрашиваемый бит правильным, т.е. соответствующим зaпиcaннo лy. Для этого в формир вателе 18 формируется сигнал 5, равн нулю лишь при отсутствии ошибок в считанном кодовом слове. Одновременно с этим в блоке 38 устанавливается соответствие рас1;1оложения опрашиваемого и соседних с ним разрядов вектор-столбцем матрицыН., .Поступающие на входы 40 и 41 блока 38 I разрядов кода адреса опрашиваемого разряда в сумматорах 45 и 46 (фиг,2) формируют Ь разрядов кодов адресов, расположенных по обе стороны от опрашиваемого столбца накопителя 1 путем до ба-вления и вычитания единичного бита, поступающего с вьгхода элемента НЕ 47. На одном из выходов счетчиков 48-50 присутствует единичный сигнал, если в анализируемых разрядах будут .одни нули, а на втором выходе тот же сигнал появится при Наличии в этих разрядах одной и только одной единицы. Блоки, 54-56вырабатывают два дополнительных разряда и на выходах 42-44 блока 38 формируются, три вектор-столица матрицы порядковые номера которых будут такими же, как уопрашиваемого и соседних с ним разрядов опрашиваемого слова (считаем, что дефектньпли могут быть два из трех соседних разряда.) В сумматорах 21 установлено (при сложении вектор-столбца опрашиваемого разряда k и сигнала 5), произошла ци ошибка в опрашиваемом разряде. Если ошибка возникла, на выходе 25 появится единичный сигнал (во всех разрядах полученной суммы будут нулевые символь. На выходах сумматоров 23 и 24 присутствуют единичные символы, если соответственно выполняются условия5©К4®Ко 0 и5®., где ko и Кг означают соседние с опрашиваемым вектор-столбцы проверочной матрицы, а @ - сложение по модулю два. При ошибочном опрашиваемом бите на выходе элемента ИЛИ 26 находятся единичный сигнал, который в сумматоре 27 инвертирует бит, поступивший с выхода 29 дешифратора 15. Правильная информация через блок 30 поступает на выход 33 уст ройства. Если в опрашиваемой строке дефектны один или два других (не считываемых) бита, то они будут скорректированы при их считывании из .накопителя 1. В случае отказа одного из дополнительных разрядов 2 на выходе элемента ИЛИ 26 никогда не будет единичного сигнала, и все считываемые биты будут проходить на выход устройства без изменений. В качестве примера рассмотрим запись и считывание информационного слова, состоящего из восьми битов. Пусть, например, с учетом записываеMord символа и состояния остальных ЗЭ -основных разрядов строки нако- пителя 1 хранению подлежит слово А 10110111. Тогда в дополнительных разрядах 2 строки, согласно проверочной MaTpHueHi3 g должны быть записа ны дополнительныебиты 10101, Сформи рованное таким образом кодовое слово 8 10110111 10101 записывается в опрашиваемую строку. Положим далее чтопри считывании символа пятого разряда в регистры 11 и 12 записывается слово В 10101111 10101 (дефектные разряды подчеркнуты). В регистр 19 записываются пять вновь сфо мированных блоком 13 символов 01011 В формирователе 18 формируется сигна 5 11110. На входах 40 и 41 дешифратора 15 установлен код адреса рпрашиваемого разряда 100 (а при считыва нии четвертого разряда - Oil) . С пом щью кода, на выходах 42-44 бло 38 сформируются соответственно двоич ные числа 01100, 00101, 00011 (при считывании четвертого бита - соотве ственно 00011, 01100, 01010). Биты поступающие с выходов 42 блока 38 в сумматорах 21 поразрядно скларцваютсй с сигналом S : 01100+11110 10010/0. Результат сложения пос.тупает на первые входы сумматоров 23 и 24, на выходах которых соответ ственно формируются логические О и 1 (на выходе 25 сумматоров 21 также О) . Единичный символ с вы хода 28 элемента ИЛИ 26 проинвертирует в сумматоре 27 неправильно считанный бит: JJl на О. Это позволит на выходе 33 устройства получить правильную информацию. . Таким образом, предлагаемое ЗУ обнаруживает и исправляет сшшбкй в цвух рядом расположенных разрядах опрашиваемой строки матрицы накопителя по сравнению с коррекцией только одной ошибки в известном устройстве, за счет чего увеличивается надежность ЗУ, поскольку анализ ста тистики распределения дeфeJRToв на ч тично годных кристаллах базового показал, что практически все (95%) двойные дефекты в строках нако- пителя расположены в соседних разрядах. При этом избыточность предлагаемого ЗУ практически не увеличивается, так как если в известном устройстве при матричной организации накопителя для БИС ЗУ емкостью четыре, шестнадцать и шестьдесят четыре К бит необходимо дополнительно расположить на кристалле соответственно семь, восемь и девять столбцов ЗЭ, то в предлагаемом устройстве - восемь, девять и десять дополнительных столбцов 2. т.е. лише на один больше, чем в известном. Отметим, что, если сдвоенные ошибки корректировать известными методами, то пришлось бы при тех же полезных емкостях кристал- лов увеличить исло дополнительных столбцов ЗЭ 2. В известном устройстве самую большую площадь на кристгшле в сравнении с другими избыточными схемами занимает блок декодирования (определения местоположения дефектного бита). В предлагаемом устройстве схемы определения дефектности считываемого бита (блок 38, сумматоры 21-24 и элемент ИЛИ 2б) требуют для их раз мещения, по крайней мере, не больше площади кристалла, чем упомянутый блок в известном устройстве, а это значит, что увеличение надежности устройства достигается практически без увеличения площади кристалла и усложнения устройства. Вместе с тем, устойчивая работа устройства при наличии двух дефектных ЗЭ позволит повысить не только его надежность, но и выход годных БИС ЗУ при их производстве . Технико-экономическое преимущество предлагаемого устройства заключается в его более высокой надежности, достигаемой за счет обнаружения и исправления ошибок в двух рядом расположенных разрядах строки накопителя.