Устройство сопряжения процессора с арифметическим расширителем Советский патент 1987 года по МПК G06F13/00 

11309031

Изобретение относится к вычислительной технике и может быть исполь зёвано в устройствах обработки инфор-i мэции для сопряжения процессора электронно-вычислительной машины (ЭВМ) с 5 арифметическим (функциональным) расширителем (ФР), в качестве которого могут применяться, например, устройства вычисления элементарных функций, устройства комплексного быстрого О дится загрузка микрокоманды (инструк- преобразования Фурье (БПФ) и другие ции), после чего ФР выставляет на функциональные преобразователи, и является усовершенствованием устройст ва по авт. св. № 1182529.

Цель изобретения - сокращение непроизводительных затрат времени.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - шифратор вектора прерывания; на

20

fS

двоичный код из блока 4 поступает в триггеры 5 - 7. В каждьш такой момент в один из триггеров 5-7 может быть записана логическая 1, являющаяся разрешением срабатывания одновибра- торов 9-11 при приходе с входов 26 и 25 управляющих сигналов признаков ввода (вывода) данных. После загрузки последнего операнда в ФР произвовход 28 сигнал О, означающий состояние ожидания результата. Через некоторое время в ФР завершается формирование результата и сигнал на входе 28 становится активным (логическая 1), по данному перепаду запускается одновибратор 12; формирующий сигнал установки триггера 8 в состояфиг. 3 - временная диаграмма работы устройства.

Устройство содержит (фиг, 1) магистральный приемопередатчик 1, второй элемент ИЛИ 2, первый элемент И 3, блок 4 памяти, триггер 5, триггеры 6 и 7 первой и второй групп, триггер 8 прерывания, одновибратор 9, одновиб- ратоты 10 и 11 первой и второй групп, формирователь 12 импульса готовности (одновибратор), первый элемент ИЛИ 13, второй элемент И 14, третий элемент ИЛИ 15, шифратор 16 вектора прерывания, информационные вход 17,

25

ние 1 . По этому сигналу формируется сигнал требования прерывания на выходе 30, поступакиций в процессор, который реагирует на этот сигнал (логическая 1), выполняя команды спасения состояния прерываемого процесса.

Затем процессор производит считывание вектора прерывания из устройства. Для этого на вход 29 подается сигнал чтения шифратора 16, на кото- ром при помощи монтажных перемычек 32 на входах элементов И 31 задаются логические О и 1 кода вектор-адреса путем стандартного подсоединения разрядов информационного входа к шинам

Затем процессор производит считывание вектора прерывания из устройства. Для этого на вход 29 подается сигнал чтения шифратора 16, на кото- ром при помощи монтажных перемычек 32 на входах элементов И 31 задаются логические О и 1 кода вектор-адреса путем стандартного подсоединения разрядов информационного входа к шинам

вход-выход 18 и выход 19 устройства, выход 20 записи микрокоманды, группы 35 источника питания устройства ОБ или выходов 21 и 22 записи и считывания +5В. Код вектора через информационньй

вход-выход 18 считывается процессором. Затем осуществляется считывание результата. Приемопередатчик 1 переключается на вывод информации сигналами считывания операндов. Триггер 8 устанавливается в 1 по окончании вычислений в ФР и сбрасывается в О

операндов, вход 23 начальной установки, вход 24 признака адреса данных, входы 25 и 26 признаков вывода и ввода, выход 27 начальной установки, входы 28 и 29 признаков готовности результата и ввода вектора прерывания, выход 30 запр оса прерывания уств и считыванием вектора или сигналом сброса,

ройства.

Шифратор 16 Содержит (фиг, 2) группу элементов И 31 и группу мон- тажных перемычек 32.

Устройство работает следующим образом.

При обмене информацией с информационного входа-выхода 18 через приемопередатчик 1 на адресный вход блока 4 поступают адреса ячеек, в котоУстройство сопряжения процессора с арифметическим расширителем по 50 авт, ев, № 1182529, отличающееся тем, что, с целью сокращения непроизводительных затрат времени, в устройство введены шифратор : вектора прерывания, триггер прерыварых записан позиционный двоичный код

признаков для формирования сигналов 55 ния, формирователь импульса готовносзаписи-считывания, поступивших на вы- ти, второй элемент И и третий элемент

ходы 20-22, По управляющему сигналу

признака адреса данных с входа 24

ИЛИ, причем первый вход второго элемента И является входом устройства

дится загрузка микрокоманды (инструк- ции), после чего ФР выставляет на

двоичный код из блока 4 поступает в триггеры 5 - 7. В каждьш такой момент в один из триггеров 5-7 может быть записана логическая 1, являющаяся разрешением срабатывания одновибра- торов 9-11 при приходе с входов 26 и 25 управляющих сигналов признаков ввода (вывода) данных. После загрузки последнего операнда в ФР производится загрузка микрокоманды (инструк- ции), после чего ФР выставляет на

вход 28 сигнал О, означающий состояние ожидания результата. Через некоторое время в ФР завершается формирование результата и сигнал на входе 28 становится активным (логическая 1), по данному перепаду запускается одновибратор 12; формирующий сигнал установки триггера 8 в состоя

ние 1 . По этому сигналу формируется сигнал требования прерывания на выходе 30, поступакиций в процессор, который реагирует на этот сигнал (логическая 1), выполняя команды спасения состояния прерываемого процесса.

Затем процессор производит считывание вектора прерывания из устройства. Для этого на вход 29 подается сигнал чтения шифратора 16, на кото- ром при помощи монтажных перемычек 32 на входах элементов И 31 задаются логические О и 1 кода вектор-адреса путем стандартного подсоединения разрядов информационного входа к шинам

источника питания устройства ОБ или +5В. Код вектора через информационньй

вход-выход 18 считывается процессором Затем осуществляется считывание результата. Приемопередатчик 1 переключается на вывод информации сигналами считывания операндов. Триггер 8 устанавливается в 1 по окончании вычислений в ФР и сбрасывается в О

45

в и считыванием вектора или сигналом сброса,

Формула изобретения

Устройство сопряжения процессора с арифметическим расширителем по 50 авт, ев, № 1182529, отличающееся тем, что, с целью сокращения непроизводительных затрат времени, в устройство введены шифратор : вектора прерывания, триггер прерываИЛИ, причем первый вход второго элемента И является входом устройства

3130903

для подключения выхода признака ввода вектора прерывания процессора и соединен через шифратор вектора прерывания с входом-выходом устройства для подключения информационного входа-5 выхода процессора, выход триггера прерывания является выходом устройства для подключения входа запроса прерывания процессора и соединен с вторым входом второго элемента И, выход ко- 0 торого подключен к первому входу

14

третьего элемента ИЛИ, второй вход которого является входом для -подключения выхода начальной установки процессора, а выход подключен к входу сброса триггера прерывания, установочный вход которого соединен с выходом формирователя импульса готовности, вход которого является входом устройства для подключения выхода, готовности результата арифметического расширителя.

Фаг.1

В Sad

Выбод загрузки Загрузка , ПК , 1-го on.. 2. zo on.

М (1в) ПА (24)

Выбод (25) Вдод (26)

Вбод

.дектора(29) Вых.1р.(6) зап. {операнда Вых.ОВ(Ю) зап. 1 операнда Вых.Тр. (6)

зап. 2. операнда

Вых.ОВао)

зап. Z операнда Вых.Тр. (5) зап. МК

Вых. 0819) зап. НК Вых.Тр.{7)

Вых. ОВ (а)

romoS (28) Вых.ПЩЗО)

ВЫ

бектор- Чтение адреса резулыти

та

txd

и

itpp

tn

Сражать/- Время захбата банае ФР прерыбания 6 ЭВМ

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки информации для подключения арифметического расширителя или других внешних устройств типа вычислителя элементарных функций, функционального преобразователя и является усовершенствованием устройства по а.с. № 1182529. Целью изобретения является сокращение непроизводительных затрат времени за счет исключения пустых команд, необходимых для временного согласования работы функционального раширителя и ЭВМ. Это достигается введением в устройство схемы прерываний, содержащей второй элемент И 14, третий элемент ИЛИ 15, формиро- ватрль .импульса готовности (одно . :, вибратор) 12, триггер 8 прерывания и шифратор 16 вектора прерывания. Предложенное решение позволяет полезно использовать время процессора . на интервале времени работы функционального распшрителя. 3 ил. (Л а 14) lrt.r

Составитель В.Вертлиб Редактор Н.Тупица Техред М.Ходанич Корректор А.Зимокосов

Заказ 1800/42 Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4