Устройство для сжатия и развертывания информации Советский патент 1987 года по МПК G08C15/06 

Изобретение относится к вычислительной технике и может использоваться в системах хранения, поиска и обработки информации.

Цель изобретения - повышение информативности устройства.

На фиг. 1 показана структурная с.хема устройства для сжатия и развертывания информации; на фиг. 2 и 3 - дешифраторы; на фиг. 4 и 5 - преобразователи кода;

ние сжатия осуществляется подачей единичного сигнала на нулевой вход триггера 59 (фиг. 6) блока 13 управления. Этот сигнал, устанавливая триггер 59 в ноль, проходит через элемент ИЛИ 48 и устанавливает триггер 49 в единичное состояние. Таким образом, блок 13 управления подготавливается к сжатию содержимого первого байта регистра 1, к первой тетраде которого подключены (фиг. 1) распознаватели 3 и 5

на фиг. 6 - функциональная схема блока ю и преобразователь 7, а к второй тетраде управления; на фиг. 7 - дешифратор.регистра 1 подключены распознаватели

Устройство для сжатия и развертыва- 4 и 6 и преобразователь 8. При этом, если ния информации содержит (фиг. 1) первый регистр 1 двоично-десятичного кода, второй регистр 2 сжатого кода, первый, третий, второй, четвертый дешифраторы 3-6 (распознаватели тетрад), первый, второй преобразователи 7 и 8 кода, первый элемент ИЛИ 9, элемент ЗАПРЕТ 10, первый, второй мультиплексоры 11 и 12, блок 13 управления, первый, второй счетчики 14 и 15, 20 кода байта.

третий, четвертый преобразователи 17Если значение первой тетрады регистра

1 равно или больше пяти, на выходе распознавателя 5 возникает единичный сигнал. Аналогично работает и распознаватель 6 25 применительно к второй тетраде регистра I. Выходные сигналы распознавателей 5 и 6 образуют соответственно второй (Т, ) и третий (Zj) разряды сжатого кода байта. Преобразователи 7 и 8 преобразуют созначение первой тетрады регистра 1 равно нулю или девяти, на выходе распознавателя 3 появляется единичный сигнал. Аналогично работает распознаватель 4 применительно к второй тетраде регистра 1.

Выходные сигналы распознавателей 3 и 4, логически складываясь эле.менто.м ИЛИ 9, образуют первый разряд (Z,) сжатою

35

кода, первый - четвертый элементы И 18 21, третий мультиплексор 22, четвертый - шестой элементы ИЛИ 23-25, пятый - восьмой элементы И 26-29 и второй, третий элементы ИЛИ 30 и 31.

Первый 3, третий 4 дешифраторы выполнены (фиг. 2) на элементе 2И-ИЛИ 32, второй 5, четвертый 6 дешифраторы выполнены (фиг. 3) на элементе ЗИ-ИЛИ 33. Первый 7, второй 8 преобразователи кода зо та.бл. 1. выполнены (фиг. 4) на элементах И 34-38 и элементах ИЛИ 39 и 40. Третий 16, четвертый 17 преобразователи кода выполнены (фиг. 5) на элементах И 41-44, элементе ИЛИ 45 и сумматорах 46 и 47 по модулю два.

Блок 13 управления содержит (фиг. 6) первый элемент ИЛИ 48, первый, второй триггеры 49 и 50, первый дешифратор 51 (элемент ветвления), второй элемент ИЛИ , 52, генератор 53 тактовых импульсов, первый, второй элементы И 54 и 55, третий, четвертый элементы ИЛИ 56 и 57, второй дешифратор 58 (элемент ветвления), пятый, третий триггеры 59 и 60, третий дешифратор 61 (элемент ветвления), пятый элемент ИЛИ 62, четвертый триггер 63, 45 четвертый и пятый дешифраторы 64 и 65.

Первый - пятый дешифраторы (элементы ветвления) выполнены (фиг. 7) на элементах И 66 и 67.

Устройство производит побайтное сжатие и развертывание данных, представленных в двоично-десятичном коде и в каждый момент времени может выполнить или сжатие или развертывание.

В режиме сжатия устройство работает следуюшим образом.

Перед началом сжатия код исходных данных вводится в регистр 1, а код длины данных - в счетчик 14 (фиг. 1). Разрешедержимые первой и второй тетрады по

Таблица 1

Код

40

50

Если на выходе хотя бы одного из рас- 55 познавателей 3 и 4 возникает единичный

сигнал, на выходе элемента ИЛИ 9 возникает единичный сигнал (т.е. Z, 1), который воздействуя на прямой управляюший вход

ние сжатия осуществляется подачей единичного сигнала на нулевой вход триггера 59 (фиг. 6) блока 13 управления. Этот сигнал, устанавливая триггер 59 в ноль, проходит через элемент ИЛИ 48 и устанавливает триггер 49 в единичное состояние. Таким образом, блок 13 управления подготавливается к сжатию содержимого первого байта регистра 1, к первой тетраде которого подключены (фиг. 1) распознаватели 3 и 5

и преобразователь 7, а к второй тетраде регистра 1 подключены распознаватели

4 и 6 и преобразователь 8. При этом, если кода байта.

значение первой тетрады регистра 1 равно нулю или девяти, на выходе распознавателя 3 появляется единичный сигнал. Аналогично работает распознаватель 4 применительно к второй тетраде регистра 1.

Выходные сигналы распознавателей 3 и 4, логически складываясь эле.менто.м ИЛИ- 9, образуют первый разряд (Z,) сжатою

та.бл. 1.

держимые первой и второй тетрады по

Таблица 1

Код

Если на выходе хотя бы одного из рас- познавателей 3 и 4 возникает единичный

сигнал, на выходе элемента ИЛИ 9 возникает единичный сигнал (т.е. Z, 1), который воздействуя на прямой управляюший вход

мультиплектора 11, вызывает соединение выходов распознавателей 3 и 4 с выходами этого мультиплексора 11. В противном случае возбуждается инверсный управляющий вход мультиплексора II, что вызывает подединичный сигнал, информирующий о конце процесса сжатия.

Если содержимое счетчика 14 не равно нулю, необходимо выполнить подготовительную для сжатия следующего байта, работу.

ключение его выходов к выходам преобра- Это осуществляется на следующих двух зователя 7. Таким образом, формируютсятактовых состояниях блока 13 управления.

Второй тактовый сигнал сдвигает единицу из триггера 50 через дещифратор 58

четвертый (Z) и пятый (Z) разряды сжатого кода байта.

Если на выходе распознавателя 3 возникает нулевой, а на выходе распознава- 10 единичный сигнал на выходе элемента И теля 4 - единичный сигнал, на выходе66 дешифратора 61. Этот сигнал сдвигает

элемента ЗАПРЕТ 10 появляется единичный сигнал, который вызывает подключение выходов мультиплексора 12 к выходам преобразователя 1. Если же на выходе распознавателя 4 возникает нулевой сигнал, он возбуждает инверсный управляющий вход мультиплексора 12, что вызывает подключение его выходов к выходам преобразователя 8. Таким образом, формируется щестой (Z ) и седьмой разряды сжатого кода бай- 20 выходе элемента И 66 дешифратора 64. та. Очевидно, что все семь разрядов Z,, Zi, Этот сигнал сдвигает содержимое регистра Zj, Z, Z, Ze, Z сжатого кода байта формируются одновременно, начиная с момента занесения кода в регистр 1.

15

в триггер 60 (фиг. 6), который формирует

содержимое регистра 1 на один оаит влево.

. Третий тактовый сигнал сдвигает единицу из триггера 60 через элемент ИЛИ 62 в триггер 63, который своим выходным сигналом уменьшает содержимое счетчика 15 на единицу и возбуждает дешифраторы 64 и 65. Если триггер 59 находится в нулевом состоянии, единичный сигнал возникает на

2 на один разряд влево. Дешифратор 65 контролирует количество указанных сдвигов, так как его второй вход (вход условия) соединен с выходом счетчика 15. Пока содержимое счетчика 15 не обнулено, иое следующие тактовые сигналы переводят единицу из триггера 63 через элемент И 66 дешифратора 65 и элемент ИЛИ 62 в тот же триггер 53, т.е. содержимое регистра 2 30 сдвигается влево ровно на столько разрядов, каково показание счетчика 15, указывающего длину сжатого байта. Обнуление счетчика 15 вызывает возникновение единичного сигнала на выходе элемента И 67 дешифратора 65, который через элемент

25

2 на один разряд влево. Дешифратор 65 контролирует количество указанных сдвигов, так как его второй вход (вход условия) соединен с выходом счетчика 15. Пока содержимое счетчика 15 не обнулено, иое следующие тактовые сигналы переводят единицу из триггера 63 через элемент И 66 дешифратора 65 и элемент ИЛИ 62 в тот же триггер 53, т.е. содержимое регистра 2 30 сдвигается влево ровно на столько разрядов, каково показание счетчика 15, указывающего длину сжатого байта. Обнуление счетчика 15 вызывает возникновение единичного сигнала на выходе элемента И 67 дешифратора 65, который через элемент

Устройство остается в таком состоянии до перехода единицы из триггера 49 в триггер 50 (фиг. 6), что осуществляется первым (считая с момента установления триггера 49 в единичное состояние) тактовым сигналом от генератора 53.

Первый тактовый сигнал переводит единицу из триггера 49 в триггер 50, выход которого соединен с первыми входами дешифраторов 51 и 58 (элементов ветвления) и элементов И 54 и 55. Так как триггер 59

находится в нулевом состоянии, на выходе 35 ИЛИ 48 устанавливает триггер 49 в еди- элемента И 66 дешифратора 51 (фиг. 7)ничное состояние,

возникает единичный сигнал, который синхронизирует первые семь входов регистра 2, что вызывает запись кода Z, Zj, Zj, Z , Z, Zj , Z в первые семь разрядов регист- .„ pa 2. Этот же сигнал, проходя через элемент ИЛИ 52 (фиг. 6), уменьшает содержимое счетчика 14 на единицу. Если на выходах распознавателей 3 и 4 имеются единичные сигналы, на выходе элемента И 54

(фиг. 6) блока 13 управления возникает 45 работает следующим образом, единичный сигнал, который, проходя черезВ регистр 2 вводится код сжатых данэлемент ИЛИ 57, устанавливает в счетчике 15 код «101. Если на выходе хотя бы одного из распознавателей 3 и 4 имеется нулевой сигнал, на выходе элемента 54 возникает нулевой сигнал, который, поступая на инверсный вход элемента ИЛИ 56, вызывает запись кода «111 в счетчик 15. Дешифратор 58 подключает через элемент И 66 вход триггера 60 к выходу триггера 50,

если содержимое счетчика 14 не равно ну- код Z, Z, Z , а преобразователь 17 лю, т.е. если сжимаемый байт не был по-код Z, , Zf , Z (фиг. 1) в соответствии с

следним. В противном случае на выходе табл. 2, где для преобразователя 16 К 2, элемента И 67 дешифратора 58 возникаетj 4, а для преобразователя 17 , j 6.

50

Таким образо.м, устройство переходит в готовое для сжатия следующего байта состояние. Все остальные байты исходного кода сжимаются аналогичным образом. В результате регистр 1 освобождается, а регистр 2 хранит сжатый код, который может быть извлечен из устройства.

В режиме развертывания устройство

ных, а в счетчик 14 - длина этих данных в сжатых байтах. В таком состоянии устройство готово к развертыванию самого правого (на фиг. 1 самого нижнего) сжатого банта регистра 2. Подача сигнала на единичный вход триггера 59 (фиг. 6) вызывает установку через элемент ИЛИ 48 триггера 49 в единичное состояние. В этом состоянии преобразователь 16 перекодирует

единичный сигнал, информирующий о конце процесса сжатия.

Если содержимое счетчика 14 не равно нулю, необходимо выполнить подготовительную для сжатия следующего байта, работу.

Это осуществляется на следующих двух тактовых состояниях блока 13 управления.

единичный сигнал на выходе элемента И 66 дешифратора 61. Этот сигнал сдвигает

в триггер 60 (фиг. 6), который формирует

выходе элемента И 66 дешифратора 64. Этот сигнал сдвигает содержимое регистра

содержимое регистра 1 на один оаит влево.

. Третий тактовый сигнал сдвигает единицу из триггера 60 через элемент ИЛИ 62 в триггер 63, который своим выходным сигналом уменьшает содержимое счетчика 15 на единицу и возбуждает дешифраторы 64 и 65. Если триггер 59 находится в нулевом состоянии, единичный сигнал возникает на

выходе элемента И 66 дешифратора 64. Этот сигнал сдвигает содержимое регистра

2 на один разряд влево. Дешифратор 65 контролирует количество указанных сдвигов, так как его второй вход (вход условия) соединен с выходом счетчика 15. Пока содержимое счетчика 15 не обнулено, иое следующие тактовые сигналы переводят единицу из триггера 63 через элемент И 66 дешифратора 65 и элемент ИЛИ 62 в тот же триггер 53, т.е. содержимое регистра 2 сдвигается влево ровно на столько разрядов, каково показание счетчика 15, указывающего длину сжатого байта. Обнуление счетчика 15 вызывает возникновение единичного сигнала на выходе элемента И 67 дешифратора 65, который через элемент

ИЛИ 48 устанавливает триггер 49 в еди- ничное состояние,

работает следующим образом, В регистр 2 вводится код сжатых данТаким образо.м, устройство переходит в готовое для сжатия следующего байта состояние. Все остальные байты исходного кода сжимаются аналогичным образом. В результате регистр 1 освобождается, а регистр 2 хранит сжатый код, который может быть извлечен из устройства.

В режиме развертывания устройство

работает следующим образом, В регистр 2 вводится код сжатых данкод Z, Z, Z , а преобразователь 17 код Z, , Zf , Z (фиг. 1) в соответствии с

ных, а в счетчик 14 - длина этих данных в сжатых байтах. В таком состоянии устройство готово к развертыванию самого правого (на фиг. 1 самого нижнего) сжатого банта регистра 2. Подача сигнала на единичный вход триггера 59 (фиг. 6) вызывает установку через элемент ИЛИ 48 триггера 49 в единичное состояние. В этом состоянии преобразователь 16 перекодирует

а б л и ц а 2

Код

входной

выходной

Если Z, 0, значения обеих тетрад отличаются от нуля и от девяти, и, следовательно, Z , Z HZ, Z есть сжатые коды соответственно первой и второй тетрад. Поэтому сигнал Zi 0, воздействуя на инверсный управляющий вход мультиплексора 22, вызывает подключение его выходов к выходам преобразователя 16.

Этот же сигнал через элемент ИЛИ 23 передает на выходы элементов И 26-29 код с выходов преобразователя 17.

Таки.м образом, при Zi 0 работают оба преобразователя 16 и 17, которые по сжатым кодам формируют тетрады развертываемого байта. Разряды этого байта, проходя через мультиплексор 22, элементы И 26-29 и элементы ИЛИ 24,25,30 и 31 поступают на первый байт регистра 1.

Если Zi l, это означает, что в составе исходного байта была тетрада, значение которой равно или нулю, или девяти. Если такая тетрада одна и она является первой, Zii 1, Zs 0, если она является второй,

Z 0, , если же обе тетрады являются тактовыми, . Следовательно, нри Zi 1 в разрядах ZJ, Z содержится развертывающая информация

25

30

35

40

45

Условие Zt Z 1 означает, что значение второй тетрады не равно нулю или девяти и поэтому она должна быть получена с выхода преобразователя 17. Это реализуется единичным сигналом с выхода элемента И 19, который проходит через элемент ИЛИ 23 и вызывает передачу кода с выходов преобразователя 17 через элементы И 26-29. Сигналы с выходов элементов И 26-29, проходя через элементы ИЛИ 30 и 31, поступают на первый и четвертый разряды второй тетрады регистра 1, на второй и третий разряды которой поступают сигналы с выходов элементов И 27 и 28.

О, Zf 1 разряды код первой тетрады, а код второй тетрады формируется элементом И 21, на входы которого поступают сигналы Zi, Zj, Z,.

Назначение сигналов Z,, Z такое же. как и назначение рассмотренных сигналов Zj, Z . Когда ZtZjZ l, срабатывает элемент И 21, единичный сигнал с выхода которого, проходя через элементы ИЛИ 30 и 31, поступает на первый и четвертый входы второй тетрады регистра 1, на второй и третий входы которой поступают нулевые сигналы от выходов элементов И 27 и 28. Одновременно срабатывает и элемент И 18. на входы которого поступают Zt, Z. Условие Z, означает, что значение первой тетрады не равно нулю или девяти и код этой тетрады формируется преобразователем 17. Поэтому единичный сигнал с входа элемента И 18 вызывает передачу кода с выхода преобразователя 17 через

В случае Zi 1, Z Zg , Z содержат сжатый

и поэтому преобразователь 16 должен быть 50 му-тьтиплексор 22 и элементы ИЛИ 24 и 25 логически отключен, что обеспечивается подключением разряда Z, на инверсный управляющий вход мультиплексора 22.

При Zi 1, Z 1 и Z 0, разряды Z/, Z содержат сжатый код второй тетрады, а код первой тетрады, значение которой равно нулю или девяти, формируется элементом И 20, на входы которого посту55

пают сигналы от разрядов Z, , Zj

7

на первую тетраду регистра 1.

При значения первой и второй тетрад равны нулю или девяти, т.е. значение развертываемого байта представляет собой число 00 или 09, или 90, 99. В первом случае все развертывающие блоки устройства бездействуют и поэтому йа вход регистра 1 поступает код «0000 0000.. Во втором случае срабатывает элемент И 21

5

0

5

0

5

0

5

Условие Z 1 означает, что значение первой тетрады равно нулю или девяти. Усло- Zi 1 означает, что значение первой тетрады находится между пятью и девятью. Следовательно Zj Z Z l означает, что значение первой тетрады равно девяти, а Zi Za Zt 1 означает, что значение первой тетрады равно нулю.

Иоэтому, при Zi Zg Z 1 элемент И 20 вырабатывает единичный сигнал, который, проходя через элементы ИЛИ 24 и 25, поступает на первый и четвертый входы первой тетрады регистра 1, на второй и третий входы которой поступают нулевые сигналы с выходов мультиплексора 22.

Одновременно с элементом И 20 срабатывает элемент И 19, на вход которого поступают сигналы разрядов Z, и Z.

Условие Zt Z 1 означает, что значение второй тетрады не равно нулю или девяти и поэтому она должна быть получена с выхода преобразователя 17. Это реализуется единичным сигналом с выхода элемента И 19, который проходит через элемент ИЛИ 23 и вызывает передачу кода с выходов преобразователя 17 через элементы И 26-29. Сигналы с выходов элементов И 26-29, проходя через элементы ИЛИ 30 и 31, поступают на первый и четвертый разряды второй тетрады регистра 1, на второй и третий разряды которой поступают сигналы с выходов элементов И 27 и 28.

О, Zf 1 разряды код первой тетрады, а код второй тетрады формируется элементом И 21, на входы которого поступают сигналы Zi, Zj, Z,.

Назначение сигналов Z,, Z такое же. как и назначение рассмотренных сигналов Zj, Z . Когда ZtZjZ l, срабатывает элемент И 21, единичный сигнал с выхода которого, проходя через элементы ИЛИ 30 и 31, поступает на первый и четвертый входы второй тетрады регистра 1, на второй и третий входы которой поступают нулевые сигналы от выходов элементов И 27 и 28. Одновременно срабатывает и элемент И 18. на входы которого поступают Zt, Z. Условие Z, означает, что значение первой тетрады не равно нулю или девяти и код этой тетрады формируется преобразователем 17. Поэтому единичный сигнал с входа элемента И 18 вызывает передачу кода с выхода преобразователя 17 через

В случае Zi 1, Z Zg , Z содержат сжатый

му-тьтиплексор 22 и элементы ИЛИ 24 и 25

на первую тетраду регистра 1.

При значения первой и второй тетрад равны нулю или девяти, т.е. значение развертываемого байта представляет собой число 00 или 09, или 90, 99. В первом случае все развертывающие блоки устройства бездействуют и поэтому йа вход регистра 1 поступает код «0000 0000.. Во втором случае срабатывает элемент И 21

10

15

и как было показано выше (случай Z, 1) на вторую тетраду регистра I постунает код «1001, а на нервую тетраду регистра 1 - код «0000. В третьем случае срабатывает элемент И 20 ( Z, Zz Z 1) и на вход первой тетрады регистра 1 поступает код «1001, а на вход второй тетрады регистра 1 поступает код «0000. В четвертом случае срабатывают элементы И 20 и 21 и на вход регистра 1 поступает код «1001 1001.

Первый тактовый сигнал (считая с момента начала развертывания) сдвигает единицу из триггера 49 в триггер 50 (фиг. 6). Так как триггер 59 находится в единичном состоянии, на выходе элемента И 67 дешифратора 51 возникает единичный сигнал, который синхронизирует входы первого байта регистра 1, что вызывает запись развернутого байта в регистр 1. Этот же сигнал, проходя через элемент ИЛИ 52, уменьшает содержимое счетчика 14 на единицу и тем 20 самым отмечает факт развертывания одного байта. Если Zi Z.fZg 1, сжатый код байта имеет длину, равную пяти. В противном случае это длина равна семи. Поэтому при l срабатывает элемент И 55 (фиг. 6) и единичный сигнал с его выхода, нроходя через элемент ИЛИ 57, устанавливает в счетчике 15 код «101. В противном случае нулевой сигнал с выхода элемента И 55, проходя через элемент ИЛИ 56, устанавливает в счетчике 15 код «111.

Деа1ифратор 58 подключают через элемент И 66, вход триггера 60 к выходу триггера 51, если содержимое счетчика 14 не равно нулю, т. е. если развернутый байт не был последним. В противном случае на выходе

25

30

цу из триггера 63 через элемент И 66 де шифратора 65 в тот же триггер 63. После обнуления счетчика 15 срабатывает э.чс мент И 67 дешифратора 65, сигнал с кото рого, нроходя через элемент ИЛИ 48, уста навливает триггер 49 в единичное состоя ние, и устройство переходит в состояние готовности для развертывания очередного байта.

Все остальные байты разверт1 11 ;11)1гя аналогичным образом. В результате регистр 2 освобождается, а регистр 1 . жается развернутыми байтами, которые мо/к но извлечь из устройства.

При.менение изобретения в систем,1 о работки данных способствует экономии опи ма памяти, требуемой для хранения дссягич- ных данных, и экономии времени обмена данными.

Формула изобретения

1. Устройство для сжатия и развертывания информации, содержащее блок унрав- ления, первые выход и вход которого соединены соответственно с вычитающим входом и выходом иервого счетчика, вторые выход и вход соединены соответственно с вычитающим входом и выходом второго счетчика, третий - Н1естой выход1 1 соединены с входами соответственно сдвиг влево, сдвиг вправо первого регистра и сдвиг в.пе- во, сдвиг вправо второго регистра, первый выход второго регистра соединен с прямыми входами первого, второго элементов И и с первым входом третьего элемента И, второй выход соединен с инверсным входом иервого элемента И и третьим входом б.чока ун40

элемента И 67 дешифратора 58 возникает 35 равления, третий выход соединен с инверс- сигнал о конце процесса развертывания.ным входом второго элемента И и четверЕсли счетчик 14 не обнулен, необходимо тым входом блока унравления, четвертый выполнить подготовительную работу для развертывания следуюшего байта, что осу- шествляется на следующих двух состояниях блока 13 управления, которые инициируются тактовыми сигналами, начиная с второго.

Второй синхросигнал от генератора 53 сдвигает единицу из триггера 50 в триггер 60, который вызывает единичный сигнал на выходе элемента И 67 дешифратора 61. Этот 45 сигнал сдвигает содержимое регистра 1 на один байт вправо.

Третий тактовый сигнал сдвигает единицу из триггера 60 через элемент ИЛИ 62 в триггер 63, выходной сигнал которого уменьшает содержимое счетчика 15 на единицу 50 и возбуждает дешифраторы 64 и 65. Единичный сигнал возникает на выходе элемента И 67 дешифратора 64 и сдвигает содержимое регистра 2 на один разряд вправо.

Дешифратор 65 контр олирует количество ,, дом первого мультиплексора, выход третьего сдвигов содержимого регистра 2. Пока счет- дешифратора соединен с нюстым входом

блока управления, вторым входом нерво1Ч) эле.мента ИЛИ, прямым входом элемента

восьмой элементы И, отличающееся тем, что, с целью повыи1ения информативности устройства, в него введены ден ифраторы, преобразователи кода, элементы ИЛИ, элемент запрет и му,пьтиплексоры, входы/выходы первого и второго регистров являются соответственно первыми и вторыми информационными входами/выходами устройства, первые выходы первого регистра соединены с соответствуюн 1ими входа.ми первого, второго дешифраторов и первого преобразователя кода, вторые выходы нервога регистра соединены с соответствуюншми входами третьего, четвертого дешифраторов и второго преобразователя кода, выход первого дешифратора соединен с пятым входом блока управления, нервым входом, первого элемента ИЛИ, инверсным входом элемента ЗАПРЕТ и первым ипформационным вхочик 15 не обнулен, все следующие синхросигналы от генератора 53 переводят едини0

5

0

5

0

цу из триггера 63 через элемент И 66 дешифратора 65 в тот же триггер 63. После обнуления счетчика 15 срабатывает э.чс- мент И 67 дешифратора 65, сигнал с которого, нроходя через элемент ИЛИ 48, устанавливает триггер 49 в единичное состояние, и устройство переходит в состояние готовности для развертывания очередного байта.

Все остальные байты разверт1 11 ;11)1гя аналогичным образом. В результате регистр 2 освобождается, а регистр 1 . жается развернутыми байтами, которые мо/к- но извлечь из устройства.

При.менение изобретения в систем,1 о работки данных способствует экономии опи ма памяти, требуемой для хранения дссягич- ных данных, и экономии времени обмена данными.

Формула изобретения

1. Устройство для сжатия и развертывания информации, содержащее блок унрав- ления, первые выход и вход которого соединены соответственно с вычитающим входом и выходом иервого счетчика, вторые выход и вход соединены соответственно с вычитающим входом и выходом второго счетчика, третий - Н1естой выход1 1 соединены с входами соответственно сдвиг влево, сдвиг вправо первого регистра и сдвиг в.пе- во, сдвиг вправо второго регистра, первый выход второго регистра соединен с прямыми входами первого, второго элементов И и с первым входом третьего элемента И, второй выход соединен с инверсным входом иервого элемента И и третьим входом б.чока унравления, третий выход соединен с инверс- ным входом второго элемента И и четвер0

тым входом блока унравления, четвертый

5

0

, дом первого мультиплексора, выход третьего дешифратора соединен с нюстым входом

восьмой элементы И, отличающееся тем, что, с целью повыи1ения информативности устройства, в него введены ден ифраторы, преобразователи кода, элементы ИЛИ, элемент запрет и му,пьтиплексоры, входы/выходы первого и второго регистров являются соответственно первыми и вторыми информационными входами/выходами устройства, первые выходы первого регистра соединены с соответствуюн 1ими входа.ми первого, второго дешифраторов и первого преобразователя кода, вторые выходы нервога регистра соединены с соответствуюншми входами третьего, четвертого дешифраторов и второго преобразователя кода, выход первого дешифратора соединен с пятым входом блока управления, нервым входом, первого элемента ИЛИ, инверсным входом элемента ЗАПРЕТ и первым ипформационным вхо

ЗАПРЕТ, вторым информационным входом первого мультиплексора и инверсным управляющим входом второго мультиплексора, первый, второй выходы первого преобразователя кода соединены с соответствующими третьим, четвертым информационными вхо- дами первого мультиплексора и первым, вторым информационными входами второго мультиплексора, первый, второй выходы второго преобразователя кода соединены с соответствующими третьим, четвертым инфор- мационными входами второго мультиплексора, выход элемента ЗАПРЕТ соединен с прямым управляющим входом второго мультиплексора, выход первого элемента ИЛИ соединен с прямым и инверсным управляющими входами первого мультиплексора и первым информационным входом второго регистра, выходы второго, четвертого дещиф- раторов, первого и второго мультиплексоров соединены с соответствующими вторыми информационными входами второго ре- гистра, четвертый выход которого соединен с первым входом третьего преобразователя кода и вторым входом третьего элемента И, пятый выход соединен с первыми входами четвертого преобразователя кода и четвертого элемента И, щестой и седьмой выходы соединены соответственно с вторым и третьим входами четвертого преобразователя кода, первый-четвертый выходы которого соединены с соответствующими нервыми информационными входами третьего мульти- плексора и первыми 15ходами соответствующих пятого-восьмого элементов И, выходы пятого и восьмого элементов И соединены с первыми входами соответственно второго и третьего элементов ИЛИ, вторые входы третьего преобразователя кода . четвертого элемента И объединены и подключены к третьему выходу второго регистра, третий вход четвертого элемента И, инверсный вход четвертого элемента ИЛИ, седьмой вход блока управления и инверсный управляющий вход третьего мультиплексора объединены и подключены к первому выходу второго регистра, третьи входы третьего элемента И и третьего преобразователя кода объединены и подключены к второму выходу второго регистра, первый выход первого эдемента И и выходы третьего преобразователя кода соединены соответственно с прямым управляющим и соответствующими вторыми информационными входами третьего мультиплексора, первый и второй ВЕЛХОДЫ которого соединены с первыми входами соот- ветственно пятого и niecToro элементов ИЛИ, выходы второго-четвертого элементов И соединены соответственно с прямым входом четвер.того элемента ИЛИ, вторыми входами пятого, щестого Эv eмeнтoв ИЛИ и вторыми входами второго, третьего элементов ИЛИ, выход четвертого элемента ИЛИ соединен с вторыми входами нятого--восьмого

5

5

0 0 о 5 5 0

0

55

элементов И, выходы второго, третьего, .пятого, щестого элементов ИЛИ, шестого, седьмого элементов И и третий, четвертый выходы третьего мультиплексора соединены с соответствующими информационными входами первого регистра, восьмой, девятый входы блока управления и информационный вход первого счетчика являются соответственно первым-третьим управляющими входами устройства, седьмой-десятый выходы блока управления соединены соответственно с тактовыми входами первого, второго регистров, первым и вторым информационными входами второго счетчика.

2. Устройство по п. 1, отличающееся тем, что блок управления содержит генератор тактовых имнульсов, элементы И, элементы ИЛИ, триггеры и ден1ифраторы, выход первого элемента ИЛИ соединен с информационным входом первого триггера, выход которого соединен с информационным входом второго триггера, выход которого соединен с первым входом первого, второго де- щифраторов, первого и второго элементов И, первый и второй выходы первого дещифра- тора соединены с соответствующими первым и вторым входами второго элемента ИЛИ и являются седьмым и восьмым выходами блока управления, выход первого элемента И соединен с первыми входами третьего, четвертого элементов ИЛИ, выход второго элемента И соединен с вторыми входами третьего, четвертого элементов ИЛИ, выходы которых являются девятым, десятым выходами блока управления, выход второго дещифратора соединен с информационным входом третьего триггера, выход которого соединен с нервыми входами третьего дешифратора и пятого элемента ИЛИ, выход пятого элемента ИЛИ соединен с информационным входом четвертого триггера, выход которого соединен с первыми входами четвертого, пятого дешифраторов и является вторым выходом блока управления, первый и второй выходы пятого дещифратора соединены соответственно с вторым входом пятого элемента ИЛИ и первым входом первого элемента ИЛИ, выход пятого триггера соединен с вторыми входами первог о, третьего, четвертого дешифраторов и первого, второго элементов И, выход генератора тактовых импульсов соединен с тактовыми входами первого-четвертого триггеров; второй вход второго дешифратора, второй вход пятого дещифратора, третий, четвертый входы второго элемента И, третий, четвертый входы первого элемента И, пятый вход второго элемента И, объединенные вход установки в «О пятого триггера и второй вход иервого элемента ИЛИ и объединенные вход установки в «1 триггера и третий вход первого элемента ИЛИ являются соответственно первым-девятым входами блока управления, выход второго элемента того дешифратора являются соответственно ИЛИ, первый, второй выходы третьего де- первым, третьим-шестым выходами блока шифратора, первый и второй выходы четвер- управления.

Изобретение относится к вычислительной технике и может использоваться в системах .хранения, поиска и обработки информации. Изобретение позволяет повысить информативность устройства, которое осуществляет побайтное сжатие и развертывание данных, представленных в двоично- десятичном коде, и содержит регистры 1,2, дешифраторы 3-6, преобразователи 7,8, 16,17 кода, элемепты ИЛИ 9,23-25,30,31, элемент 10 запрета, мультиплексоры 11,12, 22, блок 13 управления, счетчики 14,15 и элементы И 18-21,26-29. Де1пифраторы 3,4 выполнены па элементе 2И - ИЛИ. Де шифраторы 5,6 выполнены на элементе ЗИ-- ИЛИ: Преобразователи 7,8 кода выполнены на элементах И и элементах ИЛИ. Прр образователи 16,17 кода выполнены на элементах И, элементе ИЛИ а сумматорах по модулю два. Блок 13 управления содержит э, 1ементы ИЛИ, три1теры, деп ифраторы, генератор тактовых импульсов и элементы И. Применение изобретения в системах обработки данных способствует экономии объема па.мяти, требуемой для хранения десятичных данных, и экономии времени об.мепа данными. 1 з.п. ф-лы. 7 ил. 2 табл. (Л со о со о о

Фиг.г

Фиг

16,17

41

Ar

U2

5

/2

J

45

Фиг

47

A«

Фиг. 5

К15

К 15

1лг. 6