Устройство для сжатия и развертывания двоично-десятичной информации Советский патент 1983 года по МПК G08C15/00 G08C15/06 

(54) УСТРОЯСТВО ДЛЯ ОКАТИЛ И РАЗВЕРТЫВАНИЯ ДВОИЧНО-ДЕСЯТИЧНОП ИНФОРМАЦИИ

Изобретение относится к вычислительной технике, а более конкретно к средствам преобразования информации, и может найти применение в больших системах хранения, поиска и обработки информации .

Известно устройство для уплотнения информации, предназначенное для высокопроизводительных систем обработки .данных и содержащее п-разрядный информационный регистр и сдвигакидий узел, в котором имеется 1ofi2n последовательно соединенных ярусов блоков сдвига ,а в .каждом ярусе -0/2 пар блоков сдвига 1 .

Недостатком такого устройства является его сложность, что обусловлено наличием большого количества сдвиговых блоков.,

Наиболее близким по технической сущности к изобретению является специсшизированный процессор, предназна.ченный для сжатия и развертывания двоичного кода информации и содержащий запоминающее устройство, входной и выходной регистры, блоки распаковки и сжатия данных, распределители управляющих импульсов, группы элементов И, блок квантования, шифратор алфавита и длины сегмента, вычислительный блок и блок задания режима 21..

Недостатком известного устройства является его сложность, что обусловлено большим количеством блоков и. связей.

Целью изобретения является упрощение устройства и повышение его быстродействия.

10

Указанная цель достигается тем, « что в устройство для сжатия и развёотывания двоично-десятичной информации, содержащее вычислительный блок, блок памяти и группы элементов И, введены ре5 гистры памяти, программно-временной блок, счетчик и регистр памяти кода операции, первый, второй, третий и четвертый выходы вычислительного блока соединены с первыми входами со20ответственно блока памяти первого счетчика, второго счетчика и регистра памяти кода операции, первые выходы первого счетчика и второго счетчика соединены соответственно с первым

25 и вторым входами вычислительного блока, пятый, шестой и седьмой выходы которого соединены с первыми входами соответственно первого, второго и третьего регистров памяти, первые

30 выходы которых соединены соответст- венно с третьим, четвертым и пятым входами вычислительного блока, второй выход первого регистра памяти соединен с первым входом первого элемента И первой группы, третий, четвертый и пятый выходы первого регистра памяти соединены с первыми входами соответственно второго, третьего и чет вертого элементов И первой группы и первым, вторым и третьим входами программно-временного блока, первый и второй выходы которого соединены соответственно с вторым входом первого элемента И и объединенными вторыми входами второго, третьего , и четвертого элементов И первой группы, выходы первых трех- элементов И первой группы соединены с вторым, третьим и четвертым входами второго регистра памяти, выход четвертого элемента И первой группы соединен с вторым входом третьего регистра памяти, второй выход которого соединен с первым входом первого элемента И второй группы, второй/ третий и четвертый выходы второго регистра памяти соединены с первыми входами соответственно второго, третьего и четвертого элементов И второй группы и четвертым, пятым и шестым входами программно-временного блока, третий и четвертый выходы которого соединены соответственно с вторым входом первого элемента Н вто рой группы и объединенными вторыми, входами второго, третьего и четвертого элементов И второй группы, выходы элементов И второй группы соединены соответственно с вторым - пятым входами первого регистра памяти, пятый, шестой, седьмой, восьмой девятый и десятый выходы программно временного блока соединены соответственно с шестым и седьмым входами первого регистра памяти, пятым и шестым входами второго регистра памяти и третьим и четвертым входами третьего регистра памяти, одиннадца тый, двенадцатый и тринадцатый выходы программно-временного блока со единены с вторым входом первого сче чика и вторым и третьим входами вто рого счетчика, выходы первого счетчика и регистра памяти кода операци соединены соответственно с седьмым и восьмым входами программно-времен ного блока.о На чертеже изображена функционал ная блок-схема устройства. Устройство содержит первый регис 1 памяти для хранения информации в двоично-десятичном коде 8421, второй регистр 2 памяти для хранения информации в условно-восьмеричном (УВ) коде, третий регистр 3 памяти для хранения управляющей записи (УЗ первую группу элементов И 4-7 и вто рую группу элементов И 8-11, первый четчик 12 для определения конца роцессов уплотнения и развертываия), второй счетчик 13 для подсчета оличества разрядов УЗ, регистр 14 амяти кода операции, программно-вреанный блок 15, вычислительный блок 6 (процессор), выполненный на клюах управления, регистре памяти, вух информационных регистрах и суматоре, и блок 17 памяти. Теоретическое обоснование работы стройства следующее. При представлении каждой цифры есятичной системы в отдельной каре Вейтча получаются сокращенные оркы для всех цифр в отдельности, .е. если в карте представляется, апример, цифра 6, то все остальные ИФ1Ш в данной карте фиксируются как , а цифра б как 1, что показано в таблице. fo Х0.10, f-j Xlll, fj XOll, fg 1X00, f. XlOO, fg IXXl. Из приведенной системы нулевых функций видйо, что для функций fj - f-, первая (слева) координата является несущественной, и, следовательно, цифры 2-7 могут быть представлены тремя двоичными разрядами. Дня функций, fp и f все координаты являются существенными и цифры О и 1 должны представляться четырьмя двоичными разрядами. Для функций fe и fg .несущественными являются соответственно вторая и третья координаты. Однако использование средних несущественных координат для уплотнения невозможно. Наличие существенных крайних и несущественных средних координат придает функции троичный характер и требует два бита для пред(тавлення каждой координаты, т.е. цифры 8 и 9 представляются четырьмя двоичными разрядами. fg 1000, fg 1001, . Получается следующая система кодирования для десятичных цифр. 1 - 0001 , 6- 110, 2-010, 7 - 1 1 1 , При этом,код 100(4) является началом кодов 1000(8) и 1001(9), что затрудняет процесс декодирования, поэтому код 1000 объединяется с кодом 0000, а код 1001 - с кодом 0001 т.е. fpVfe ХООО, f-,vfg Х001. Система кодирования представляется в следующем виде (или в УВ коде): О или 8 4- 100 1 или 9 001, 5- 101 6- 110 2- 010, 7- 111 , Устройство работает следующим об разом. В режиме сжатия информации в дво ично-десятичном коде 8421 из процес сора 16 поступает в регистр 1, а в счетчик 12 - длина кода в тетрадах После этого процессор 16 заносит в регистр 14 код операции сжатия, и блок 15, получив данныП код, выдает управляющий сигнал начала процес

УЪ

Тако.е представление десятичного числа позволяет однозначно развертывать уплотненный код.При этом,если значе ние проверяемой тетрады в отлично от нуля или единицы, то она представляется в коде 8421 без изменения с добавлением одного нуля слева. Если же значение проверяемой тетрады равно нулю или единице, то она представляется в коде 8421 также без измнения, но с добавлением слева разряда позиция которого соответствует порядковому номеру проверяемой неоднозначной триады.

в режиме развертывания ycтpoйctвЪ работает следующим образом.

Процессор 16 заносит в регистр 2, подлежащий развёртыванию, УВ код, в. регистр 3 соответствующую УЗ, в счетчик 12 длину УВ кода и в счетчик 13 длину УЗ. После этого процессор 16 заносит в регистр 14 код операции развертывания, и блок 15 выдает управляющий сигнал. Регистр 1 обнуляется (связь 30). Затем проверяется сопержимое младшей триадал регистра 2 (связи 31 - 33). Если око равно нулю или единице, то подачей управляющего сигса сжатия (в соответствии с программой счетчик 13 обнуляется (связи 18 и ISj). Проверяется млгцвиая тетрада регистра 1 (связи 19 - 21. Если значение этой тетрады равно О, или 1, или 8, или 9, то управляющий сигнал (связь 22) открывает элe lleнты И 4-6, и содержимое первых трех разрядов регистра 1 (связи 23, 19 и 20) поступает на три старшие разряды регистра 2. Содержимое регистра 3 сдвигается на один разряд вправо.. - (связь 24) подачей управляивдего сиг- . нала на элемент И 7. Содержимое старшего разряда регистра 1 (связь 21) поступает на старший разряд регистра 3, а значения счетчиков 12 и 13 соответственно уменьшается и увеличивается на единицу (связи 25 и 26). Если значение младшей тетрады, .регистра 1 равно 5, или 6, или 7, то. содержимое первых трех разрядов переписывается на три старшие разряда регистра 2, и значение счетчика 12 уменьшается на единицу. Содержи-, мле регистров 1 и 2 сдвигаются соответственно на четыре и три разряда вправо (связи 27 и 28). Это повторяется до тех пор, пока значение счетчика 12 не станет равным нулю (связь 29 К Процессор 16 снимает УВ код из регистра 2, УЗ из регистра 3 и длину УЗ из счетчика 13. Управляющую запись необходимо использовать для устранения двузнач-. ности кодов 000 и 001 в УВ системе. Она состоит из последовательности нулей и единиц, количество разрядов в которой определяется общим количеством цифр О, 1, 8 и 9 в массиве десятичных чисел. Причем, если появляется i-ый код 1000 или 1001, то в i-и позиции УЗ стоит 1, если же появляется код 0000 или 0001, то в позиции УЗ стоит О. Пример 1. 459671028 6, 0001 0000 0010 1000 ООН 0110 Т Г Т Т 1Г 001 000 010 000 011 110 нала (связь 34) на элементы И 8 - Ю содержимое данной триады переносится на три младпше разряда старшей тетрады регистра 1, а управляющим сигналом (связь 35) содержимое старшего разряда регистра 3 через элемент И 11.на старший разряд старшей тетрады регистра 1. После чего содержимое регистра 3 сдвигается на один разряд влево (связь 36). Значения счетчика 12 и 13 уменьшаются на единицу. Если же содержимое младшей триады регистра 2 равно 2, или 3, или 4, или 5, или 6, или 7, то так же, как и в первом случае, содержимое данной триады.регистра 2 переносится на три младшие Х,в 100 1 001 110 111

0101 1001 ОНО 0111 0001

X2;:jo 0100 X зз 1001 Предложенное изобретение позволяет упростить устройство для сжатия и развертывания двоично-десятичной информации и одновременно реализоват алгоритм при остальных операциях, т.е. повысить быстродействие, а также уменьшить объем массива преобразованной информации на 15% от первоначального. Формула изобретения Устройство для сжатия и развертывания двоично-десятичной информации, содержащее вычислительный блок, блок памяти и группы элементов И, отличающееся тем, что, с целью упрощения и повышения быстродействия устройства, в него введены регистры памяти, программно-временно блок, счетчик и регистр памяти кода операции, первый, второй, третий и четвертый выходы вычислительного бло ка соединены с первыми входами соответственно блока памяти первого счет чика, второго счетчика и регистра памяти кода операции, первые выходы первого счетчика и второго счетчика соединены соответственно с первь1М и вторым входами вычислительного блока пятый, шестой и седьмой выходил которого соединены с первыми входами соответственно первого, второго и третьего регистров памяти, первые выхоЯы которых соединены соответственно с третьим, четвертым и пятым входами вычислительного блока, второй выход первого регистра памяти соединен с первым входом первого элемента И первой группы, третий, четвертый и пятый выходы первого регистра памяти соединены с первыми входами соответ,ственно второго, третьего и четвертого элементов И первой группы и первым 0000 0010 1000 ООН оно. разряда старшей тетрады регистра 1, и значение счетчика 12 уменьшается на единицу. Содержимые регистров 1 и 2 соответственно сдвигается на четыре и три разряда вправо (связи 27 и 28). Эти операции повторяются до тех пор, пока значение счетчика 12 не станет равным нулю (связь 29). Это условие проверяется перед каждьйм сдвигом регистров 1 и 2. Затем процессор 16 снимает двоично-десятичную информацию их регистра 1 и содержимое счетчика 13. На этом процесс развертывания заканчивается. Пример 2. 001 000 .010 вторым и третьим входами программновременного блока, первый и второй входы которого соединены соответственно с вторым входом первого элемента И и объединенными вторыми входами второго, третьего и четвертого элементов И первой группы, выходы первых трех элементов И первой группы соединены с вторым, третьим и четвертым входами второго регистра памяти, выход четвертого элемента И первой группы соединен с вторым входом третьего регистра памяти, второй выход, которого соединен с первым входом первого элемента И второй группы, второй, третий и четвертый выходы второго регистра соединены с первыми входами соответственно второго, третьего и четвертого элементов И второй группы и четвертым, пятым и шестым входами программно-временного блока, третий и четвертый выходы которого соединены соответственно с вторым входом первого элемента И второй группы и объединенными вторыми входами второго, третьего и четвертого .элементов И второй группы, выходы элементов И второй группы соединены соответственно с вторым - пятым входами первого регистра памяти, пятый, шестой, седьмой, восьмой, девятый и десятый выходы программновременного блока соединены соответственно с шестым и седьмым входами первого регистра памяти, пятым и шестым входами второго регистра памяти и третьим и четвертым входами третьего регистра памяти, одиннадцатый, двенадцатый и тринадцатый выходы программно-временного блока соединены с вторым входом первого счетчика и вторым и третьим входами второго счетчика, выходы первого счетчика и регистра памяти кода операции соединены соответственно с седьмым и восьмым входами программно-временного блока.

Источники информации, принятые во внимание при экспертизе

2.Авторское свидетельство СССР 822667, кл. G 06 F 15/20, 1977 (прототип).