Многоканальный преобразователь последовательного кода в параллельный Советский патент 1992 года по МПК H03M9/00 

счетчики, дешифратор, элементы ИЛИ-НЕ, элемент НЕ, мультиплексор.

Известное устройство является однока- налькым устройством, преобразует последовательные коды в параллельные только с одного направления передачи информации. Для ис1по|тьзЪвэмйя Известного устройства в многоканальных системах, в которых передача последовательных кодов осуществляется по нескольким направлениям, к каждому каналу многоканальной системы подключается известный преобразователь кодов. В этом случае существенно усложняется общий комплекс обработки информации, снижается его надежность, возрастают аппаратурные затраты и стоимость. Таким образом, недостатком известного преобразователя кодов является ограниченность области его применения.

Целью изобретения является расширение области применения преобразователя за счет преобразования последовательных кодов в параллельные, передаваемые по нескольким каналам.

На фиг. 1 изображена функциональная схема многоканального преобразователя; на фиг. 2 - схема распределителя; на фиг. 3 - временные диаграммы работы.

Устройство содержит шину 1 нулевого потенциала, первую группу триггеров 3, счетчик 2, первый демультиплексор А, вторую группу триггеров 5i-5n, второй демультиплексор б, третью группу триггеров 7i-7n, первый, второй и третий мультиплексоры 8,9,10, элемент ИЛИ-НЕ 11, первый элемент НЕ 12, сумматор 13, коммутатор 14, первый регистр 15, дешифратор 16, распределитель 17, первый элемент И 18, четвертый мультиплексор 19, элемент ИЛИ 20, второй и третий элементы И 21, 22, второй регистр 23, блок 24 контроля по четности, второй и третий элементы НЕ 25,26, четвертый и пятый элементы И 27,28, входы 29i-29n начала сообщения, входы 30i-30n сигналов сопровождения, входы 31i-31n последовательной информации, входы 32i-32 n сигналов приема информации, адресные выходы 33 преобразователя, выходы 34 параллельной информации, выходы 35 номеров байтов, выход 36 готовности информации, выход 37 сигнала ошибки, тактовый вход 38 преобразователя.

Распределитель 17 (фиг. 2) содержит дешифратор 39, коммутатор 40, элемент НЕ 41 и счетчик 42.

Блоки и элементы устройства могут быть выполнены, например на следующих микросхемах: триггеры 3,5,7 564ТМ2, ечетчикм 2,38 - 564ИН1С мультиплексоры 8,9,10,19. демультиплексоры 4,6 564КП2, дешифраторы 16,39 - 564ИД1, блок 24 контроля по четности - 564СА1, сумматор 13 - 564ИМ1, регистры 15,23 - 564ИР11, остальные логические элементы - на микросхемах 564-ой серии. Коммутатор 14 выполнен аналогично коммутатору 40 распределителя 17 (фиг. 2).

Устройство работает следующим образом.

Каждому из п каналов, обслуживаемых устройством, соответствует определенный триггер в группах триггеров 3,5,7, например первому каналу - триггеры 3-1,5-1,7-1, п-му каналу - триггеры З-n, 5-п, 7-п Каждый канал перед началом передачи последовательной информации выдает импульсный сигнал начала сообщения по соответствующему входу 29. Каждый бит последовательной информации канала сопровождается

импульсным сигналом - запроса канала на обслуживание, который подается по соответствую ему входу 30. Биты информации - лог 0 или лог. 1 - поступают по соответствующим входам 31

В исходном состоянии триггеры 3,5,

счетчик 2 устанавливаются в нулевое положение (цепи начальной установки на схеме не показаны). При отсутствии сигналов на выходах триггеров 3,5 отсутствуют сигналы

на выходах мультиплексоров 8,9. При этом на выходе элемента ИЛИ-НЕ 11 формируется единичный сигнал, который разрешает счет импульсов в счетчике 2 с тактового входа 38 и удерживает в нулевом состоянии

счетчик 42 распределителя 17. Посяе подачи тактовых импульсов по входу 38 счетчик 2 начинает работать в режиме циклического счета, причем через мультиплексоры 8,9 и 10 последовательно опрашиваются выходы

триггеров 2 5 и 7 соответственно. При преобразовании информации, например, п-го канала, последний выставляет импульсный сигнал начала сообщения по входу 29-п и включает соответствующий триггер З-n. При

подключении к сработанному триггеру Зп- мультиплексора 8, на выходе последнего формируется единичный сигнал, который подготавливает к открытию элемент И 18 и закрывает элемент ИЛИ-НЕ 11 При этом

запрещается дальнейший счет в счетчике 8, который сохраняет состояние, соответствующее номеру n-го канала, и снимается сигнал с входа сброса счетчика 38 распределителя 17. Кроме того, сигнал с выхода

мультиплексора 8 через элемент НЕ 12 закрывает коммутатор 14 и подается нулевой сигнал на первый вход суммирующего блока 13. Счетчик 2 подключает мультиплексор 9 к триггеру 5-п, мультиплексор 10 - к триггеру

7-п и адресует по входам W и R в регистрах

15,23 ячейки, соответствующие n-му каналу. Суммирующий блок 13 совместно с коммутатором 14 и регистром 15 обеспечивают счет числа бит для каждого канала. Регистр 15 является групповым регистром, каждому каналу в нем соответствует определенная ячейка, адресуемая счетчиком 2 по входу W/R и выполняющая функцию счетчика бит данного канала. Приращение числа бит данного канала осуществляется путем сумми- рования в одном цикле содержимого этой ячейки с единицей с помощью суммирующего блока 13, запись суммы бит в ячейку производится через коммутатор 14 тактовым импульсом, подаваемым на С-вход регистра 15с второго выхода распределителя 17. Для начальной установки ячейки n-го канала в нее записываются нулевой код, что обеспечивается запиранием коммутатора 14. Таким образом, сигнал начала сообщения п-го канала устанавливает в нуль соответствующую ячейку числа бит регистра 15. После снятия сигнала с выхода сброса счетчика 42 включается распределитель 17, выполняющий один цикл обработки бита информации. Счетчик 42 заполняется тактовыми импульсами с входа 1. Состояние счетчика 42 декодируется дешифратором 39 и селектируется через коммутатор 40 инверсными тактовыми импульсами с выхода элемента НЕ 41. Так как n-й канал информацию еще не выставил, то триггер 5-п не включен, на выходе мультиплексора 9 сигнал отсутствует, элементы И 21, 22 закрыты. Первый импульс распределителя 17 через элемент И 22 не проходит, второй импульс поступает на С- вход регистра 15 и записывает нулевой код в ячейку, адресуемую счетчиком 2. Третий импульс распределителя 17 через элемент И 18 подается на информационный вход демультиплексора 4, который адресуется счетчиком 2 к тактовому входу триггера 3-п. Триггер 3-п по фронту третьего импульса распределителя 17 устанавливается в нуль, так как на его D-вход подается нулевой сиг- нал с общей шины. После сброса триггера 3-п в нуль снимается единичный сигнал выхода мультиплексора 8, открывается элемент ИЛИ-НЕ 11. При этом распределитель 17 устанавливается в нулевое состояние, а счетчик 2 снова включается в режим счета тактовых импульсов и продолжает опрос триггеров 3,5,7. Аналогично обрабатываются сигналы начала сообщения других каналов. Канал П через время Т п Тр, где Т - период между битами последовательных кодов, п - число каналов, обслуживаемых устройством, Тр - длительность одного цикла распределителя 17, выставляет первый бит информации последовательного кода по

входу 31-п и со сдвигом во времени импульс сопровождения по входу 30-п. Импульс сопровождения устанавливает в единичное состояние триггер 5/п, а по фронту импульса сопровождения соответствующий триггер 7-п устанавливается в состояние лог. О или лог. 1 в зависимости от значения бита информации n-го канала. При опросе включенного триггера 5-п на выходе мультиплексора 9 формируется единичный сигнал, который подготавливает к открыванию элементы И 21, 22 и через элемент ИЛИ-НЕ 11 запускает распределитель 17 и открывает счетчик 2, который адресует n-й канал. Счетчик 2 подключает демультиплексор б к С- входу триггера 5-п. При этом элемент И 18 закрыт нулевым сигналом с выхода мультиплексора 8 и на входы суммирующего блока 13 и управляющий вход коммутатора 4 подается единичный сигнал с выхода элемента НЕ 12. Первый импульс распределителя 17 через элемент И 22 поступает на тактовый вход группового регистра 23. Регистр 23 служит для накопления байт параллельных кодов для всех каналов, аналогично регистру 15 содержит для каждого канала ячейку, адресуемую счетчиком 2 по входам W и R и предназначенную для накопления байта информации данного канала. За счет ебратной связи с выходом регистра 23 на группу его информационных входов, сдвинутых на один разряд, обеспечивается сдвиг информации по разрядам данной ячейки регистра в процессе ее побитной записи и, таким образом, преобразование последовательной информации в параллельную. Так, например, первый бит записывается в первый разряд ячейки. К моменту записи второго бита первый бит по цепи обратной связи подается с первого выхода регистра 23 на вход его второго разряда. При поступлении второго бита он записывается в первый разряд, а во второй разряд ячейки - первый бит. В следующем цикле третий бит запишется в первый разряд, второй бит - во второй разряд, первый бит - р третий разряд и т.д. При подаче адреса n-канала со счетчика 2 на входы и Р регистра 23 обеспечивается выборка n-й ячейки для одновременной записи в нее кода и считывания этого кода. Запись кода в ячейку производится импульсом, который подается на С-вход регистра 23 с выхода элемента И 22 устройства. Таким образом, первый импульс распределителя 17 записывает текущий бит n-го канала и получаемый сдвигаемый байт в соответствующую ячейку регистра 23. Второй импульс распределителя 17 подается на С-вход регистра 15, в котором счетчиком 2 адресуется ячейка n-го канала, содержащая нулевой

код. Этот код подается на входы суммирующего блока 13, который суммирует его с единицей, подаваемой с выхода элемента НЕ 12. Сумма с выходом блока 13 через коммутатор 14 подается на D-входы регистра 15 и второй импульс распределителя 17 формирует в n-й ячейке регистра 15 число принятия бит n-го канала (в данном случае - один бит).

Три младших разряда с выходом регистра 15, которые определяют число бит в байте (8 бит), непрерывно анализируются дешифратором 16. До тех пор, пока число бит, равное байту, по n-му каналу не принято, на выходе дешифратора сформирован нулевой сигнал, который закрывает элементы И 27,28 и через элемент НЕ 26 подготавливает к открыванию элемент И 21. Третий импульс распределителя 17 через элементы И 21, ИЛИ 20, демультиплексор 6 подается на тактовый вход триггера 5 и устанавливает его в нуль. После сброса триггера 5-п снимается сигнал на выходе мультиплексора 9, устанавливается в нуль распределитель 17 и снова включается в режим счета счетчик 2. На этом завершается цикл обработки одного бита n-го канала. Аналогично работает устройство при обработке последующих бит л-ro и других каналов.

После накопления байта в n-й ячейке регистра 23 для n-го канала и числа бит, равного байту, в n-й ячейке регистра 15 на выходе дешифратора 16 формируется сигнал, который через элемент НЕ 26 закрывает элемент И 21 и подготавливает к открыванию элемент И 27,28. Накопленный байт с выходом регистра 23 проверяется на четность блоком 24. При правильной четности байта на выходе блока 24 формируется сигнал, который открывает элемент И 27 и через элемент НЕ 25. закрывает элемент И 28. С выхода элемента И 27 по выходу 36 выдается сигнал Информация готова, который опрашивается всеми каналами. Одновременно с выходом 33 устройства выдается номер канала, с выходов 35 - номер преобразованного байта, с выходов 34 - параллельный код байта информации, После принятия параллельного байта информации n-й канала по соответствующему входу 32п выдает сигнал Информация принята, который через мультиплексор 19, элемент ИЛИ 20, демультиплексор 6 подается на тактовый вход триггера 5п и устанавливает его в нуль. После этого устройство, аналогично описанному, переходит в режим опроса триггеров 3,5,7.

В случае, если п канал по каким-либо причинам не выставил сигнал Информация принята, в текущем цикле работы распре0

5

0

5

0

делителя 17 на четвертом выходе через некоторое пороговое время формируется сигнал, который через элемент ИЛИ 20, демультиплексор 6 устанавливает в нуль триггер 5п и устройство продолжает опрос триггеров 3,5,7.

В случае неправильной четности накопленного байта информации в n-й ячейке регистра 23 блок 2-4 выходной сигнал не формирует.

При этом закрывается элемент И 27, через элемент НЕ 25 открывается элемент И 28 и по выходу 37 выдается сигнал ошибки, который идентифицируется по выходам 33 номера канала и выходам 35 номера байта. В этом случае канал может повторить подачу последовательного кода байта для его нового преобразоёания.

Таким образом, в предложенном преобразователе обеспечивается преобразование последовательных кодов в параллельные, поступающих по нескольким каналам, последовательно обслуживаемых устройством, что позволяет упростить схему многоканальной системы, снизить аппаратурные затраты и стоимость при ее проекти- ровании и изготовлении, расширить область применения устройства.

Формула изобретения

Многоканальный преобразователь последовательного кода в параллельный, содержащий счетчик, тактовый вход которого

является тактовым входом преобразователя, коммутатор, выходы которого соединены с соответствующими информационными входами первого регистра, дешифратор, блок контроля по четности, второй регистр, элемент ИЛИ-НЕ и первый элемент НЕ, отличающийся тем, что, с целью расширения области применения преобразователя, в него введены распределитель группы триггеров, демультиплексоры, мультиплексоры, сумматор, элементы И, элемент ИЛ И, второй и третий элементы НЕ, выходы счетчика соединены с адресными входами мультиплексоров и демультиплесо- ров, входами записи и считывания первого

и второго регистров и являются адресными выходами преобразователя, выходы триггеров первой, второй и третьей групп соединены с информационными входами соответственно первого, второго и третьего

мультиплексоров, информационные входы четвертого мультиплексора являются сигнальными входами преобразователя, выход соединен с первым входом элемента ИЛИ, выход первого мультиплексора соединен с входим первого элемента НЕ, с первыми

входами элемента ИЛИ-НЕ и первого элемента И, выход которого соединен с информационным входом первого демультиплексора, выходы которого соединены с тактовыми входами триггеров первой группы, единичные входы которых являются соответствующими входами начала сообщения преобразователя, выход второго мультиплексора соединен с вторым входом элемента ИЛИ-НЕ и первыми входами второго и третьего элементов И, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с информационным входом второго демультиплексора, выходы которого соединены с тактовыми входами триггеров второй группы, единичные входы которых объединены с тактовыми входами одноименных триггеров третьей группы и являются соответствующими входами сигналов сопровождения преобразователя, информационные входы триггеров первой и второй групп подключены к Шине нулевого потенциала, информационные входы триггеров третьей группы являются входами последовательных кодов преобразователя, выход третьего демультиплексора соединен с первым информационным входом второго регистра, выходы которого соединены с его соответствующими вторыми информационными входами, с входом блока контроля по четности и являются соответствующими информационными выходами преобразователя, выход блока

контроля по четности соединен с первыми входами непосредственно четвертого элемента И и через второй элемент НЕ - пятого элемента И, выходы которых

являются соответственно выходом сигнала готовности информации и выходом сигнала ошибки преобразователя, выходы первого регистра соединены с соответствующими входами дешифратора и первыми входами сумматора и являются выходами номера байта преобразователя, выход первого элемента НЕ соединен с управляющим входом коммутатора и вторым входом сумматора, выходы которого

соединены с соответствующими информационными входами коммутатора, выход дешифратора соединен непосредственно с вторыми входами четвертого и пятого элементов И и через третий элемент НЕ с вторым входом второго элемента И, первый - четвертый выходы распределителя соединены соответственно с вторым входом третьего элемента И, тактовым входом первого регистра, объединенным вторым

входом первого элемента И и третьим входом второго элемента И и третьим входом элемента ИЛИ, выход третьего элемента И соединен с тактовым входом второго регистра, выход элемента ИЛИ-НЕ соединен с

управляющим входом счетчика и входом пуска распределителя, тактовый вход которого подключен к тактовому входу преобразователя.

i& L

Изобретение относится к вычислительной технике и может быть использовано в многоканальных системах обработки цифровой информации. Цель изобретения - расширение области применения преобразователя. Преобразователь содержит шину нулевого потенциала, счетчик, триггеры, де- мультиплексоры, мультиплексоры, элементы НЕ, суммирующий блок, коммутатор, регистр, дешифратор, распределитель, элеИзобретение относится к вычислительной технике и может быть использовано в многоканальных системах обработки цифровой информации. Известен преобразователь последовательного кода в параллельный, содержащий генератор тактовых импульсов, счетчики, триггеры, регистр, распределители, формирователи импульсов, элементы И. менты И, элемент ИЛИ, блок контроля по четности. Сигналы начала сообщения, сопровождения и последовательной информации подаются от каналов соответственно на триггеры, которые опрашиваются счетчиком через мультиплексоры При выборке канала счетчик адресует соответствующие ячейки в регистрах и включает распределитель импульсов, обеспечивающий запись бита в регистр и счет принятых бит данного канала с помощью суммирующего блока, коммутатора и регистра Накопление байтов в параллельном коде обеспечивается в другом регистре, содержимое которого проверяется на четность блоком контроля Дешифратор определяет число бит, равное байту, и через элементы И выдает сигналы готовности информации или сигнал ошибки По окончании цикла обработки бита канала через демультиплексоры сбрасываются в нуль соответствующие триггеры что обеспечивает выполнение следующих циклов опроса каналов Управление счетчиком обеспечивается элементом ИЛИ-НЕ 3 ил Недостаток известного устройства заключается в том, что оно обеспечивает преобразование кодов только от одного канала, что ограничивает функциональные возможности и область применения устройства Наиболее близким к изобретению является преобразователь последовательного кода в параллельный, содержащий регистры, блок контроля по четности, триггер, сл а со сл о