Устройство для умножения Советский патент 1991 года по МПК G06F7/52 

входов (для 1-го коммутатора 8 - с вы-jg ми блоками 3. В результате в устрой

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением БИС. Сомножители могут быть представлены в любой позиционной системе счисления. Целью изобретения является повышение быстродействия. Введение в устройство, содержащее peiистр 1 множимого, первую группу блоков 2 вычисления разрядных значений произведения, первую и вторую группы буферных регистров 4 и 5, второй группы 3 вычисления разрядных значений произведения, третьей и четвертой групп буферных регистров 6 и 7, регистра 9 задержки, коммутаторов 8 и сумматора 10, дает возможность обрабатывать в одном такте два разряда множителя без увеличения длительности такта. 1 ил. (П

хода 1-го разряда регистра 1 на вход множимого блока 2, а для (п+1)-го коммутаторах 8 - с выхода переноса блока 3 п/2+1 на вход переноса блока 3- п/2+2).

Умножение в устройстве осуществляется за (п/2+2) тактов, причем в первых п/2 тактов производится параллельное вычисление частичных произведений множимого на п/2 младших и п/2 старших разрядов множителя, в (п/2 + +1)-м такте эти частичные произведения приводятся к однорядному коду (разряды этих частичных произведений хранятся только в регистрах 5 и 7, а в регистрах 4 и 6 хранится нулевая информация), и в (п/2+2)-м такте рав- новесовые разряды частичных произведений суммируются и формируется окончательный результат.

В каждом из п/2 первых тактов работы устройства на его вход 13 поступает по одному разряду из п/2 младших разрядов множителя, начиная с первого (самого младшего) разряда, одновременно с этим на вход 14 устройства поступает п/2 старших разрядов множителя, начиная с (п/2+1)-го разряда. При этом в каждом блоке 2( (З,1) производится умножение 1-го разряда множимого, поступающего на его вход множимого с выхода 1-го коммутатора 8 (с выхода 1-го разряда регистфа 1), на разряд множителя, поступа- Д5 да (i+1)-ro регистра 5, и равновесоющего на его вход множителя с входа 13 (14) устройства, и прибавление к младшему разряду получившегося при этом произведения через входы второго и первого слагаемых блока 2,;(3) младгаего разряда произведения ьдока 2 ц (3 {+.), сформированного в предыдущем такте и хранимого в (1+1)-м регистре 5 (7), и старшего разряда произведения блока 2j (3j) , сформиро- ванного в предыдущем такте и хранимого в i-м регистре 4 (6), Сформированные старший и младший разряды про

изведения блока 2 { (3) с его выходов

5

стве образуются две цепи последовательно соединенных блоков блоков 2 и 3, работающие автономно и в течение (п/2+1)-го такта работы устройства в 5 каждом блоке 2$ (3}) производится сложение информации из соответствующих регистров 4 и 5 (6 и 7), а также прибавление значения переноса, формируемого в (п/2+1)-м такте на выходе переноса блока 2 ;, (3,(). Таким образом, после завершения переходного процесса два частичных произведения из двухрядного кода преобразуются в однорядный и с выходов младших разрядов блоков 2 (3 ) разряды этих произведений записываются в соответствующие регистры 5 (7).

После выполнения (п/2+1)-го такта работы устройства на вход 13 устройства подается значение кода единицы в данной системе счисления (на входе 14 устройства по-прежнему нулевая информация), на вход 16 устройства подается потенциал, настраивающий коммутаторы 8 на передачу информации со своего второго информационного входа, т.е. с выходов регистров 7, регистра Уне выхода переноса блока 2п.

В течение (п/2+2)-го такта работы устройства в блоке 2 производится суммирование (n/2+i+1)-го разряда частичного произведения множимого на младшие разряды (множителя, поступающего на его вход второго слагаемого с выхо0

5

0

е

вого частичного произведения множимого на старшие разряды множителя, поступающего на его вход множимого с выхода 21 1-го коммутатора 8 и умножен- 0 него на единицу, поступающую на вход множителя блока 21 с входа 13 устройства. Сумматор 10 производит суммирование (п/2+1)-го разряда одного частичного произведения, поступающего на его вход первого слагаемого с выхода первого регистра 5 и первого разряда другого частичного произведения, поступающего на его вход второго слагаемого с выхода первого разряда регистра 9, возникающий перенос поступает на вход переноса блока 2 и далее передается между блоками 2, а с выхода переноса блока 2,„ через (пН)-й коммутатор 8 поступает на вход переноса 3П|г+2 блока и передается между оставшимися блоками 3. После завершения переходного процесса разряды окончательного результата, формируемые на выходах младших разрядов блоков 2 и 3, записываются в соответствующие регистры 5 и 7.

Следует отметить, что вывод в устройстве (п/2+1) - младших разрядов результата осуществляется через его гторой выход 20 в последовательном коде (по одному разряду в каждом из (и/2-Й) первых тактов), а вывод ос- тильнпх (Зп/2--1) старинх разрядов р jyjiiTaTa - после завершения (п/2+ +2)-го такта через первый выход 19 устройства в параллельном коде.

В рассмотренном случае на входы 1 и 12 коррекции и вход 17 переноса устройства во всех тактах работы полются нулевая информтция. В тех ке случаях, когда требуется получит, округленное значение произведения, необходимо в первом такте работы уст- l- сйства на его нход 11 подать определенное рначенне информации (для двоично-кодированного тестнадцатерично- го представления сомножителей на вход 11 устройства в первом такте его ра- ооты необходимо подать код 1000). Это позволяет осуществлять округление результата без дополнительных временных затрат. Входы 11 и 12 устройства могут быть использованы также для введения коррекций по знакам множимого и множителя в случае умножения чисел в дополнительном коде. Кроме того,через входы tl, 12 и 17 можно осуществлять подсуммирование в про цессе работы любой информации, необходимой в каждом конкретном случае без дополнительных временных затрат.

Следует особо отметить, что предлагаемый путь повышения быстродейст- вия устройства за счет обработки в одном такте двух разрядов множителя можно распространить и на большее количество одновременно обрабатываемых разрядов. Конечно, такая реализация будет приводить к значительным аппаратурным затратам, но в некоторых применениях это вполне оправдано.

Устройство состоит из однотипных узлов и блоков, которые можно эффективно объединить в операционные модули, что особенно важно при разработке современных наращиваемых микропроцессорных устройств на БИС.

Формула изобретения

Устройство для умножения, содержащее регистр множимого, первую группу из п блоков вычисления разрядных значений произведения, гСервую и вторую группы no п буферных регистров (п - разрядность сомножителей), причем вход множителя 1-го блока вычисления разрядных значений произведения первой группы (i 1,„..,п) соединен с входом младших разрядов множителя устройства, первый управляющий вход которого соединен с входом разрешения переноса каждого 1-го блока вычисления разрядных значений произведения первой группы, входы первого и второго слагаемых которого соединены соответственно с выходом 1-го буферного регистра первой группы и выходом (i-4)-ro буферного регистра второй группы, вход переноса j-ro блока вычисления разрядных значений произведения первой группы (,,..,n соединен соответственно с выходом переноса (j-l)-ro блока вычисления разрядных значений произведения первой группы, выходы старшего и младшего разрядов каждого 1-го блока вычисления разрядных значений произведения соединены соответственно с входами i-x буферных регистров первой и второй групп, выходы буферных регистров второй группы соединены с первым выходом устройства, первый вход коррекции которого соединен с входом второ- го слагаемого n-го блока вычисления разрядных значений произведения первой группы, отличающееся тем, что, с целью повышения быстродействия, в него введены вторая группа из п блоков вычисления разрядных значений произведения, третья и четвертая группа по п буферных регистров, п-Н коммутаторов, регистр задержки и сумматор, причем первый информационный вход 1-го коммутатора -:о единен соответственно с выходом 1-го разряда регистра множимого и входом множимого 1-го блока вычисления разрядных значений произведения второй

группы, вход множителя которого соединен с входом старших разрядов множителя устройства, первый управляющий вход которого соединен с входом разрешения переноса каждого 1-го блока вычисления разрядных значений произведения второй группы, входы первого и второго слагаемых которых соединены соответственно с выходом 1-го буферного регистра третьей группы и выходом (i+1)-ro буферного регистра четвертой группы, выходы старшего и младшего разрядов 1-го блока вычисления разрядных значений произведения второй группы соединены соответственно с входами i-x буферных регистров третьей и четвертой групп, вход переноса j-ro блока вычисления разрядных значений произведения второй группы, кроме (п/2+2)-го блока, соединен соответственно с выходом переноса (i-1) го блока вычисления разрядных значений произведения второй группы, вход переноса первого блока вычисления разряд- ных значений произведения второй группы соединен с входом переноса устройства, выход переноса которого соединен с выходом переноса n-го блока вычисления разрядных значений произве- дения второй группы, вход второго слагаемого которого соединен с вторым входом коррекции устройства, вход переноса (п/2+2)-го блока вычисления разрядных значений произведения второй группы соединен с выходом (п+1)- го коммутатора, первый и второй ин

0

5

5 0

0

5

формационные входы которого соединены соответственно с выходом переноса (п/2+1)-го блока вычисления разрядных значений произведения второй группы и выходом переноса n-го блока вычисления разрядных значений произведении первой группы, а управляющий вход - с вторым управляющим входом устройства и управляющим входом 1-х коммутаторов, выход К-го буферного регистра четвертой группы (,...,п/2+1) соединен соответственно с вторым информационным входом (п/2+К-1)-го коммутатора, выход е-го буферного регистра четвертой группы (е п/2+2,...,п) соединен с первым выходом устройства, второй выход которого соединен с выходом суммы сумматора, входы первого и второго слагаемых которого соединены соответственно с выходом первого разряда регистра задержки и выходом первого буферного регистра второй группы, а выход переноса - с входом переноса первого блока вычисления разрядных значений произведения первой группы, вход множимого 1-го блока вычисления разрядных значений произведения первой группы соединен соответственно с выходом 1-го коммутатора, второй информационный вход ш-го коммутатора (,...,п/2-1) соединен соответственно с выходом (m+t)-ro разряда регистра задержки, вход п/2-го разряда которого соединен с выходом первого буферного регистра четвертой группы.