ЦИФРОВОЙ ИНТЕГРАТОР Советский патент 2016 года по МПК G06F7/64 

Похожие патенты SU1351435A1

название год авторы номер документа
Устройство для нахождения оптимального вектора решения системы линейных неравенств 1985
  • Архангельский Сергей Васильевич
  • Горохов Борис Иванович
SU1315996A1
Устройство для определения закона распределения случайной величины 1986
  • Алыпов Юрий Евгеньевич
  • Фатиков Сергей Владимирович
  • Душнюк Алексей Борисович
SU1425713A1
ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ 2007
  • Измайлова Яна Алексеевна
  • Станков Валерий Сергеевич
RU2344541C1
Устройство для выбора частотных диапазонов передачи группового радиосигнала 1982
  • Вдовенко Владимир Николаевич
  • Филатов Николай Васильевич
  • Попов Александр Глебович
SU1072277A1
Устройство для вычисления арктангенса 1985
  • Арсени Владимир Федорович
  • Бородянский Михаил Ефимович
  • Сурженко Игорь Феодосьевич
  • Волков Имерт Николаевич
SU1314336A1
Вероятностный интегратор 1989
  • Танцоров Олег Петрович
  • Черногуз Наум Григорьевич
SU1667064A1
Дифференцирующее устройство 1988
  • Жаботинский Юрий Данилович
  • Малышев Владимир Александрович
SU1674120A1
ГЕНЕРАТОР СТОХАСТИЧЕСКИХ ОРТОГОНАЛЬНЫХ КОДОВ 2016
  • Жук Александр Павлович
  • Петренко Вячеслав Иванович
  • Осипов Дмитрий Леонидович
  • Орел Дмитрий Викторович
  • Бурмистров Владимир Александрович
  • Лысенко Алексей Алексеевич
  • Луганская Людмила Алексеевна
  • Гавришев Алексей Андреевич
RU2615322C1
РАДИОЛИНИЯ С ПСЕВДОСЛУЧАЙНОЙ ПЕРЕСТРОЙКОЙ РАБОЧЕЙ ЧАСТОТЫ 2009
  • Боговик Александр Владимирович
  • Долматов Евгений Александрович
  • Избенников Дмитрий Сергеевич
  • Ляховский Алексей Алексеевич
  • Одоевский Сергей Михайлович
  • Рашич Валерий Остаевич
  • Атик Сафуан
RU2411663C1
Устройство для вычисления функций 1985
  • Анисимов Андрей Владимирович
  • Крайников Александр Васильевич
  • Курдиков Борис Александрович
  • Смолов Владимир Борисович
SU1280391A1

Реферат патента 2016 года ЦИФРОВОЙ ИНТЕГРАТОР

Цифровой интегратор, содержащий сумматор результата, m регистров выходных сигналов (m - число выходных сигналов, используемых в оценке), блок синхронизации, блок вычисления оценки сигнала, причем информационные входы исходного сигнала интегратора соединены с первой группой входов сумматора результата, выходы которого соединены с выходами интегратора и информационными входами первого регистра выходных сигналов, выход i-го ( i = 1, m ¯ ) регистра выходных сигналов соединен с информационным входом i+1-го регистра выходных сигналов и i-й группой информационных входов блока вычисления оценки сигналов, первая группа информационных выходов которого подключена к второй группе входов сумматора результата, группа выходов блока синхронизации соединена с входами синхронизации блока вычисления оценки сигнала, первый выход блока синхронизации соединен с входами синхронизации регистров выходных сигналов, отличающийся тем, что, с целью повышения помехоустойчивости, он содержит блок адаптации и блок вычисления корректирующей функции, причем первая группа информационных выходов блока вычисления оценки сигнала соединена с первой группой информационных входов блока вычисления корректирующей функции, вторая группа информационных входов которого соединена с выходами блока адаптации, а выходы подключены к третьей группе входов сумматора результата, информационные входы блока адаптации подключены к входам задания приращения вероятности перехода интегратора, первый и второй управляющие входы блока адаптации соединены со знаковым выходом блока вычисления оценки сигнала и знаковым входом входного сигнала интегратора соответственно, второй и третий выходы блока синхронизации соединены с первым и вторым входами синхронизации блока адаптации соответственно, четвертый, пятый и шестой выходы блока синхронизации соединены соответственно с первым, вторым и третьим входами синхронизации блока вычисления корректирующей функции, блок адаптации содержит узел сравнения, элемент И, регистр значения вероятности, регистр приращения вероятности и сумматор-вычитатель, причем информационные входы блока адаптации подключены к информационным входам регистра приращения вероятности, выходы которого соединены с первой группой информационных входов сумматора-вычитателя, выходы которого соединены с информационными входами регистра значения вероятности, выходы которого соединены с выходами блока адаптации и второй группой информационных входов сумматора-вычитателя, выход старшего разряда которого соединен с первым входом элемента И, выход которого подключен к входу синхронизации регистра значения вероятности, первый и второй управляющие входы блока адаптации подключены соответственно к первому и второму входам узла сравнения, выход которого соединен с управляющим входом сумматора-вычитателя, первый вход синхронизации блока адаптации соединен с входом синхронизации регистра значения вероятности, второй вход синхронизации блока адаптации соединен с вторым входом элемента И, блок вычисления корректирующей функции содержит два вычитателя, два сумматора, два умножителя, регистр и четыре узла памяти, причем первая группа информационных входов блока вычисления корректирующей функции подключена к адресным входам первого и второго узлов памяти, выходы первого узла памяти соединены с входами первого сомножителя первого умножителя, выходы которого соединены с входами первого слагаемого первого сумматора, выходы которого соединены с адресными входами третьего узла памяти, выходы которого соединены с входами уменьшаемого первого вычитателя, выходы которого соединены с информационными входами регистра, выходы которого соединены с выходами блока вычисления корректирующей функции, выходы второго узла памяти соединены с входами первого сомножителя второго умножителя, выходы которого соединены с входами первого слагаемого второго сумматора, выходы которого соединены с адресными входами четвертого узла памяти, выходы которого соединены с входами вычитаемого первого вычитателя, вторая группа информационных входов блока вычисления корректирующей функции соединена с входами вторых сомножителей первого и второго умножителя и входами вычитаемого второго вычитателя, выходы которого подключены к входам второго слагаемого первого и второго сумматоров, а входы уменьшаемого подключены к шинам задания кода "1" интегратора, первый вход синхронизации блока вычисления корректирующей функции соединен с входами чтения первого и второго узлов памяти, второй вход синхронизации блока вычисления корректирующей функции подключен к входу синхронизации регистра, третий вход синхронизации блока вычисления корректирующей функции соединен с входами чтения третьего и четвертого узлов памяти.

SU 1 351 435 A1

Авторы

Петров Е.П.

Ботнев В.Н.

Онучин А.Н.

Частиков А.В.

Даты

2016-07-20Публикация

1985-08-13Подача