Устройство для идентификации линейного объекта Советский патент 1988 года по МПК G05B23/02 

с;о 4

00 .

Изобретение относится к управле- нию стационарными и нестационар- ньми объектами и может найти применение при проектировании сложных адаптивных систем управления и диагностики нестационарных объектов, например, в ядерной энергетике, химии авиации и т.д.

Целью изобретения является по- вьппение точности и быстродействия устройства при идентификации нестационарных объектов.

На чертеже представлена структурная схема предлагаемого устройст- ва для идентификации линейного объекта.

Устройство для идентификации линейного объекта содержит объект 1 идентификации, первый блок 2 множи- телей, блок 3 интеграторов, второй блок 4 множителей,первый сз матор 5, второй сумматор 6, первый делитель 7, первый множитель 8, первый блок 9 квадраторов, третий сумматор 10, блок 11 логики, третий блок 12 множителей, блок 13 задания коэффициента, первый блок 14 задержки, первый блок 15 переключателей, программный блок 16, второй блок 17 задержки, второй блок 18 переключателей, четвертый сумматор 19, квадратор 20, пятый сумматор 21, второй блок 22 квадраторов, шестой сумматор 23, второй множитель 24 и второй дели- тель 25.

Устройство для идентификации линейного объекта работает следунщим образом.

Устройство вьщает значения параметров на каждом периоде времени До Работа устройства в пределах каждог периода времени Л сГразделяется на че тьфе такта, длительность каждого такта определяется длительностью & Г тактовых импульсов, вырабатываемых генератором тактовых импульсов в программном блоке 1 6.

В начальный момент времени на выходах nporpsiMMHoro блока 16 и блока 11 логики выдаются сигналы О, на входах и выходах объекта 1 идентфикации сигналы отсутствуют, на выходах всех остальных блоков сигналы также отсутствуют, выходы устройства, соответствующие вторым выходам блока 3 интеграторов, заблокированы путем подачи на управляющий вход

последнего сигнала О с второго выхода блока 11 логики.

На первом такте работы устройства на входы объекта 1 идентификации поступают входные сигналы Х, где X - вектор входных сигналов, размерностью N; К - номер такта (в данном случая К 1); N - число, одновременно подаваемых входных сигналов. С выхода объекта 1 идентификации поступает сигнал, соответствующий описанию

YK

ч ,

(1)

5

0 0 5

0

0

где К - номер такта ();

С - вектор значений параметров

объекта, размерность N; знак транспортирования вектора ; Y - скалярное значение выхода

объекта 1 идентификации. На выходах программного блока 16 появляются сигналы 01, вызывающие появление на первом и втором выходах блока 1I логики сигналов 1 и О соответственно. Сигнал 1 с первого выхода блока 11 логики поступает на управляющие входы первого 15 и второго 18 блоков переключателей,

вызьшая в них соединение первых входов с первыми вькодами и первого входа с выходом соответственно. Вторые и третьи входы и вторые выходы в первом блоке 15 переключателей и второй вход второго блока 18 переключателя заблокированы. На первых выходах первого 14 и второго 17 блоков задержки сигналы отсутствуют, поэтому и они отсутствуют на выходах всех остальных блоков устройства. Выход устройства заблокирован сигналом О с второго выхода логического блока.На втором такте работы устройства на выходах; программного блока 16 появляются сигналы 10 и работа устройства осуществляется, как и на первом такте. На третьем такте из программного блока 16 поступают сигналы 11, и с первого и второго выходов блока 11 логики поступают сигналы 1 и 1 соответственно. Хотя с первых выходов первого 14 и второго 17 блоков задержки поступаиот сигналы Х и Y соответственно, идентификация объекта на этом такте не проводится, поскольку входы и первые выходы блока 3 интеграторов заблокированы управляющим сигналом 1, поступающим с второго выхода блока 11 логики, а на выходе устройства вьщается век- тор начальных значений параметров С .

Р дентификация начинает проводиться устройством с четвертого такта. На четвертом такте работы устройст- ва на входах объекта 1 идентификации на третьих входах первого блока 15 переключателей появляются сигналы Х на вторых выходах первого блока 14 задержки и вторых входах первого блока 15 переключателей - сигналы X ; на выходе объекта 1 идентификации и втором входе второго блока 18 переключателей - сигнал Y.

Из программного блока 16 посту- пают на входы блока 11 логики сигналы 00, на выходах последнего так- де появляются сигналы О,О. Эти управляющие сигналы осуществляют перевод блока 3 интеграторов в ре- жим интегрирования и вызывают на первых и вторых выходах первого блока 15 переключателей сигналы Х и Х соответственно, а на выходе второго блока 18 переключателей - сиг- нал Y.Второй блок 4 множителей, на первые входы которого поступают из блока 3 интеграторов векторы начальных значений оценок параметров С, а на вторые входы - Х, и первый сум матор 5 реализует математическую модель объекта 1 идентификации

Y - С.ц.- Х

ИХ,

х:;-х,,

(4)

где .

Сигнал II Х 11 поступает на второй вход первого делителя 7, на первый вход которого поступает сигнал д , определенный согласно выражению (3).

На выходе первого делителя 7 появляется сигнал величины приращения

Лк

(5)

ilx F

где .

Сигнал Xj, поступая на входы цепочки последовательно соединенных второго блока 22 квадраторов и шестого сумматора 23, вызывает на первом входе второго множителя 24 сигнал

Цх.л

КК.| )

(6

20 25 ЗО-,r

где .

На второй вход второго множителя 24 с выхода третьего сумматора поступает сигнал ||X4|| , поэтому на первый вход второго делителя 25 и второй вход пятого сумматора 21 поступает сигнал

llXjr- llV,f,(7)

где .

Цепочка из последовательно соединенных третьего блока 12 множителей и четвертого сумматора 19, на вход которого подаются сигналы Х и Х(. осуществляют скалярное произведение

Изобретение относится к управлению объектами и служит для идентификации линейных стационарных объектов йри сильной коррелированности входных сигналов. Целью изобретения является повышение точности и быстродействия устройства для идентификации линейного объекта в нестационарном режиме работы. Устройство содержит схему определения параметра ор- тогонализации Уц l/Sin cf , где ср | - угол между текущим и предьщу- Щим векторами входных сигналов, реализованную цепочками последовательно соединенньк блоков 22, 23, 24, 25 и 12, 19, 20, 21, которая обеспечивает на каждом такте идентификации большую точность попадания настраиваемых параметров модели в область точки истинных значений параметров объекта, тем самым обуславливая высокое быстродействие устройства. Увеличение точности идентификации достигается трехшаговым процессом ортогонального проектирования. I ил. i (Л

где К - в данном случае номер так-

та К 4.

Сигнал Y поступает на первый вход второго сумматора 6, на второй вход которого с выхода второго блока 18 переключателей поступает выходной (сигнал объекта 1 идентификации Y. С выхода второго сумматора 6 поступает сигнал

й Y;,,(3)

где К 4.

Последовательно соединенные пер- вьй блок 9 квадраторов, на входы которого поступает вектор входных сигналов Х, и третий сумматор 10 реализуют определение квадрата евклидовой нормы указанного вектора входных сигналов.

х к-.

,

Xi

3

(8)

которое возводится в квадрат в квадраторе 20 и поступает затем на первый вход пятого сумматора 21, с выхода которого на второй вход второго делителя 25 поступает сигнал

|IX,f - 1|Х,.,Г - (Х., -Х,)(9)

где .

С выхода второго делителя 25 поступает сигнал

у, НХк-...„v

Y

ЦЛцН |1Л., II л.ц., Л|, где ,

ь

1

1374184 (11)

ро

где CJ, - угол, между векторами X,

и X

к-(

В дальнейшем цепочка последовательно соединенных блоков 22,23,24,25 и цепочка блоков 12,19,20,21 называется схемой для определения у .

Сигнал jj () поступает через блок 13 задания коэффициента (на первый вход которого с первого выхода блока 11 логики поступает сигнал О на второй вход первого множителя, на первый вход которого с выхода первого делителя 7 поступает сигнал величины приращения 6 к(). Произведение сигналов выхода первого множителя 8 поступает на первый вход первого блока 2 множителей, на вторые входы которого поступает вектор входных сигналов Х (), с выходов первого блока 2 множителей сигнал jj ц.() ,поступает на входы блока 3 интеграторов Таким образом, на 4-ом такте устройство для индентификации линейного объекта работает по алгоритму

л т С,..

хГГ X,

л

с.

,

X)

X

к

где ния

(п|.

определяется из выражеНа пятом такте работы устройства на выходах программного блока 16 появляются сигналы 01, на первом и втором выходах блока 11 логики - управляющие сигналы 1 и О соответственно. Сигнал 1, поступая на первый блок 15 переключателей, блокирует вторые и третьи входы и вторые выходы, обеспечивая поступление на первые выходы сигнашов X, с первых выходов первого блока 14 задержки. С выхода второго блока переключателей поступает сигнал Y, снятый с выхода второго блока 17 задержки. Схема для определения J не работает на данном такте, поскольку по управляющему сигналу 1 блок 13 задания коэффициента вьщает на второй вход первого множителя 8 сигнал

f. 1. (13)

где .

В остальном работа устройства аналогична работе в 4-ом такте.

4

Таким образом, на 5-ом такте устройство работает по алгоритму

А

Ск-Л

,

,т

X

К-2

X.k-2

к- (14)

где .

На 6-ом такте работа устройства полностью аналогична его работе на 5-ом такте за тем исключением, что с первых выходов первого 14 и второго 17 блоков задержки снимаются сигналы Х и Y, соответственно; поэтому алгоритм ; работы устройства соответствует алгоритму (14) . На 7-ом такте по сигналу 1 из программного блока 16 блок 11 логики сигналом 1 с второго своего выхода переводит устройство из режима идентификации в режим вьздачи параметров с вторых выходов блока 3 интеграторов. I

Работа устройства на следующих

тактах ничем не отличается от работы на 4-7-ом тактах.

Таким образом, за счет определения параметра ортогонализации и реализации трехшагового процесса ортогонального проектирования достигается повьшение точности и быстродействия устройства.

Формула изобретения

Устройство для идентификации линейного объекта, содержащее .первый блок множителей, соединенный выходами с входами блока интеграторов, первые выходы которого подключены к первым входам второго блока множителей, а вторые выходы являются выходами устройства, выходы второго блока множителей соединены с входами первого сумматора, выход которого подключен к первому входу второго сумматора, соединенного выходом с первым входом первого делителя, подключенного выходом к первому входу первого множителя, входы блока квадраторов подключены к вторым входам первого и второго блока множителей, а выходы - к входам третьего сумматора, соединенного выходом с вторым входом первого делителя, третий блок множителей, блок задания коэффициента, первый блок задержки и первый блок переключателей

7 - 1

управляющий вход которого соединен с выходом блока логики и входом блока задания коэффициента, отличающееся тем, что, с целью повышения точности и быстродействия устройства при идентификации нестационарного объекта, оно содержит программный блок, второй блок задержки, второй блок переключателей , чет- вертый, пятый и шестой сумматоры, квадратор, второй блок квадраторов, второй множитель и второй делитель, программный блок подключен выходами к входам блока логики, второй вы- ход которого соединен с управляющим входом блока интеграторов, вход второго блока задержки соединен с выходом объекта идентификации, а выход - с первым входом второго блока переключателей, второй вход которого соединен с выходом объекта идентификации, управляющий вход - с первым выходом блока логики, а выход - с вторым входом второго сумматора, входы четвертого сумматора подключены к выходам третьего блока множителей, а выход через квадратор - к первому входу пятого сумматора.

48

входы второго блока квадраторов подключены к вторым выходам первого блока переключателей и вторым входам третьего блока множителей, а вьгход через шестой сумматор - к первому входу второго множителя, второй вход которого соединен с выходом третьего сумматора, а выход - с первым входом второго делителя, подключенного вторым входом к выходу пятого сумматора, второй вход которого соединен с выходом второго множителя, первый множитель соединен вторым входом с выходом блока задания коэффициента, второй вход которого подключен к выходу второго делителя, выход первого множителя подключен к первому входу первого блока множителей, вторые входы которого подключены к первым входам третьего блока множителей и первым выходам первого блока переключателей, подключенного первыми и вторыми входами соответственно к первым и вторым выходам первого блока задержки, а третьими входами - к входам объекта идентификации и входам первого блока задержки.