Логарифмический преобразователь Советский патент 1988 года по МПК G06F7/556 

Старшие paipfdtif

Младшие

P i3f d L 71

00

00 со со 4;

а

Изобретение относится к автоматике; и вычислительной технике и может быть использовано для воспроизведения логарифмической функции.

Целью изобретения является повышение быстродействия преобразователя при обработке позиционного кода аргумента,

На чертеже приведена структурная схема преобразователя.

Преобразователь содержит блок I памяти, второй 2 и первый 3 счетчики управляемый делитель 4 частоты, чис- лоимпульсный умножитель 5, схему 6 сравнения, блок 7 вычитания, генератор 8, триггер 9, элемент 10 задержки, элементы ИЛИ 11 и,И 12.

Устройство работает следующим образом.

Перед началом работы счетчики 2 и 3 и триггер 9 находятся в нулевых состояниях. С приходом позиционного полноразрядного кода аргумента на входы адреса блока 1 памяти и на уп- равляющие входы управляемого делителя частоты подаются i старших, а на первые входы схемы 6 m младших разрядов аргумента х. Значение аргумента в этом случае можно представить в виде

X N, К + N

г

(1)

где

К

N( - значение кода, определяемое i старшими разрядами

N2 - m младшими разрядами; если apijyMeHT представлен в двоичном коде;

m

10 - если аргумент представлен в двоично-десятичном коде причем

X К(2)

При подаче кода N, на адресные входы блока 1 памяти с его вькодов снимается полноразрядный код, соот- ветствуюи1ий значению логарифмической фун;кции при значении аргумента, равного N , К, который затем переписывается в счетчик 2 результата.

Полноразрядное значение кода аргумента подается одновременно на элемент ИЛИ 11, выход которого подключен к входу элемента задержки 10. Если хотя бы на одном из входов элемента 11 присутствует сигнал логической 1, а это следует из условия (2), то через время, определяемое временем задержки элемента 10, этот сигнал появится на входе элемента

5

0

5 0

5

И 12. Время задержки элемента 10 должно быть равно или больше впеме- ни считывания кода из блока 1 памяти и записи его в счетчик 2. После этого через открытый элемент И 12 начинают поступать импульсы с выхода генератора 8.

Очевидно, что с этого момента времени начинается преобразование параллельного кода N (младших разрядов аргумента) в соответствующее число импульсов. В этом случае можно представить число N в виде приращений числа импульсов dN, которые поступают с выхода элемента И 12 на вход счетчика 3 и второй вход блока 7 вычитания. Работа блока 7 вычитания описывается уравнением

dz, т - dz,(3)

где dz - приращения числа импульсов

на выходе блока 7; dz,, - приращения числа импульсов на первом входе блока 7.

Приращения dz, поступают на вход 5шравляемрго делителя 4 частоты, работа которого описывается уравнением

d., . г. (4)

Приращения с выхода управляемого делителя 4 частоты поступают одновременно на вход счетчика 2 результата и на вход числоимпульсного умножителя 5, работа которого описывается уравнением

, N, , dz2 -- dz,,

(5)

где Nj - число, записанное в счетчике 3 и используемое для управления работой числоимпульсного умножителя 5. Подставляя (3) и (5) в (4), получаем

К dN2

K-N, + Nj

(6)

Число в счетчике 2 результата изменяется по следующему закону X kN,+N2

Np(x)Np(KN,) + I dz,, (7)

x.kN,

где Np(KN,)Kln-|- KlnN, - код, соответствующий значению логарифмической функции при значении аргумента, равного KN,.

Учитьшая, что число в счетчике 3 равно

NI

N, J

dN, N

г

a также то, что

dNj dx,

после подстановки (I), (8) и (6) получаем

, Kdx

dz .

X

Подставив это уравнение в после простых преобразований чаем

Np(x) К1п|

(11)

Таким образом, старшие разряды кода аргумента обрабатьшаются блоком памяти в соответствии с уравнением (11), и результат логарифмического преобразования заносится в счетчик 2 результата. Младшие разряды кода аргумента обрабатываются схемой: число- импульсного логарифмического преобразования с представлением результата в счетчике 2.

1383346

10

15

20

элемент задержки, вход которого соединен с выходом элемента ИЛИ, вьпсод первого счетчика соединен с управляющим входом числоимпульсного умножителя , выход которого соединен с входом первого операнда блока вычитания, отличающийся тем, что, с целью повышения быстродействия преобразователя при обработке позиционного кода аргумента, в него введены блок памяти, схема сравнения, управляемый делитель частоты, генератор и элемент И, причем старшие разряды входа аргумента преобразователя соединены с входами задания коэффициента деления управляемого делителя частоты и адресными входами блока памяти, младшие разряды входа аргумента преобразователя соединены с первыми входами схемы сравнения, второй вход которой соединен с выходом первого счетчика, вход разрядов аргумента преобразователя

Изобретение относится к автоматике и вычислительной технике и может быть использовано для воспроизведения лoгapиф fflчecкoй функции. Цель изобретения - повышение быстродействия преобразователя при обработке позиционного кода аргумента. Преобразователь имеет блок памяти 1, второй и первый счетчики 2 и 3, управляемый делитель частоты 4, число- импульсный умножитель 5, схему сравнения 6, блок вычитания 7, генератор 8, триггер 9, элемент задержки 10, элемент ИЛИ II и элемент И 12. В предлагаемом преобразователе повьше- ние быстродействия достигается введением блока памяти, схемы сравнения кодов, управляемого делителя частоты, генератора, элемента И и новых оригинальных связей. 1 ил. Ф (Л

Быстродействие данного устройства 25 соединен с входами элемента ИЛИ, выопределяется количеством младших разрядов преобразуемого числа. Устройство целесообразно использовать при большой разрядности аргумента, так как применение в этом случае функциональных преобразователей число-импульсного типа неприемлемо из-за низкого их быстродействия, а функциональных преобразователей на базе блоков памяти - из-за больших аппаратурных затрат. I

Формула изобретения I

Логарифмический преобразователь, содержащий первый.и второй счетчики, числоимпульсный умножитель, блок вычитания, триггер, элемент ИЛИ и

0

5

0

ход элемента задержки соединен с первым входом элемента И, второй вход которого соединен с инверсным выходом триггера, счетный вход которого подключен к выходу схемы сравнения, выход генератора соединен с третьим входом элемента И, выход которого соединен со счетным входом первого , счетчика и входом второго операнда блока вычитания, выход которого сое- диг;ен с информационным входом управляемого делителя частоты, выход которого соединен со счетным входом второго счетчика и информационным входом числоимпульсного умножителя, выход блока памяти соединен с информационным входом второго счетчика.