Множительно-делительное устройство Советский патент 1988 года по МПК G06G7/16 

о

СЛ

о i

1--И-

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах.

Целью изобретения является расит- рение диапазона входных сигналов.

На чертеже изображена функциональная схема множительно-делительного устройства.

На схеме обозначены первый и второй полевые транзисторы и 2, первый и второй операционные усилители 3 и 4, первый и второй масштабные резисторы 5 и 6, первый второй и третий компараторы 7-9, первый, второй и третий фазоинверторы 10-12, сумматор 13 по модулю два, первый, второй и третий двухпозиционные переключатели 14-16, вход сигнала-делите ля 17, вход первого сигнала-сомножителя 18, вход второго сигнала-сомножителя 19, выход 20, шина 21 нулевого потенциала.

Множительно-делительное устройст- во работает следующим образом.

При первом сочетании полярностей входных сигналов, когда сигнал-делитель ни входе 17 и второй сигнал- сомножитель на входе 19 имеют положи- тельную полярность, первый сигнал- соьгножитель на входе 18 имеет произвольную полярность. Выходной сигнал первого операционного усилителя 3 через третий двухпозиционный переклю- чатель 16 изменяет проводимости первого и второго полевых транзисторов 1 и 2 до тех пор, пока ток через цепь: вход второго сигнала-сомножителя 19J первый двухпозиционный пере- ключатель 14, второй масштабный резистор 6, неинвертирующий вход перво- го операционного усилителя 3, не уравнивается с током через канал первого полевого транзистора 1, т.е. до выполнения условия

YG,

ZG,

()

где Ол - проводимость второго масштабного резистора 6; G - проводимость первого полевого транзистора I; Z - сигнал-делитель с входа 17; Y - .второй сигнал-сомножитель

с входа 19.

Выход второго операционного усилителя 4 подключен через второй фазоинвертор. 11 и второй двухпозиционный переключатель 15 к выходу 20 устрой

ства, на котором формируется напряжение

и

G

ВЫХ

(2)

0

5 0

5

0 Q 5

5

где Сл - проводимость второго полевого транзистора 2; G - проводимость первого масштабного резистора 5; X - первый сигнал-сомножитель

с входа 18.

Учитывая, что первьш и второй полевые транзисторы 1 и 2 согласованы по параметрам, вьфажение (2) с учетом (1) можно записать в виде

. X -|- А -f. (3)

При второй комбинации знаков входных сигналов сигнал-делитель на входе 17 имеет отрицательную полярность, второй сигнал-сомножитель на входе 19 имеет положительную полярность, а первый сигнал-сомножитель на входе 18 имеет произвольную полярность. В этом случае- срабатывает первьй ком- паратор 7, выходной сигнал которого приведет к формированию на выходе сумматора 13 по модулю два сигнала,

которым переключается первый и второй двухпозиционные переключатели 14 и 15. В результате выход фазоин- вертора 10 подключается к выходу вто- рого масштабного резистора 6, То есть на первом операционном усилителе 3 сравниваются токи отрицательной полярности, проходящие через первый полевой транзистор 1 и через первый фазоинвертор 10, первый двухпозиционный переключатель 14 и второй масштабный резистор 6.

Сравнение произойдет тогда, когда отрицательное напряжение на выходе первого операционного усршителя 3 приведет к срабатыванию третьего компаратора 9, выходное напряжение которого приведет к переключению третьего двз хпозиционного переключателя 16, через которьш выход третьего фазоин- вертора 12 подключается к затворам первого и второгЬ полевых транзисторов 1 и 2. На их затворах действует положительное управляющее напряжение, которое и позволит пропускать через, первый полевой транзистор I отрица- тельньй сигнал-делитель с входа 17. Через второй двухпозиционный переключатель 15 выход 20 устройства соединен с выходом второго операционного усилителя 4. Полярность сигнала на выходе 20 устройства всегда противоположна полярности сигнала на входе 18.

При третьей комбинации сигналов на входах сигнал-делитель на входе 17 имеет положительную полярность, второй сигнал-сомножитель на входе 9 - отрицательную полярность, первый сигнал-сомножитель на входе 18 - произвольную полярность.

В этом случае срабатывает второй компаратор 8, выходное напряжение которого приведет к формированию на выходе сумматора 13 по модулю два управляющего сигнала.

В результате срабатывает первый

операционного усилителя 3 вызовет срабатывание третьего компаратора 9, выходное напряжение которого приведет к срабатыванию третьего двухпози- ционного переключателя 16, через который подключается выход третьего фа- зоинвертора 12 к затворам первого и второго полевых транзисторов 1 и 2.

На них. обеспечивается положительное управляющее напряжение, которое и позволит пропускать для сравнения отрицательное значение сигнала-делителя с входа 17. Выход второго операционного усилителя 4 подключается через второй фазоинвертор 11 и второй двухпозиционный переключатель 15 к выходу 20 устройства.

Для получения произведения двух

Изобретение относится к электрическим устройствам и может быть использовано в аналоговых вычислительных машинах. Целью изобретения является расширение диапазона входных сигналов. Множительно-делительное устройство содержит первый и второй элементы с управляемым сопротивлением, вьшолненные на первом и втором полевых транзисторах 1 и 2, первый и второй операционные усилители 3 и 4, первый и второй масштабные резисторы 5 и 6, первый, второй, третий компараторы 7-9, первый, второй и третий фазоинверторы 10-12, сумматор 13 по модулю два, первый, второй и третий двухпозиционные переключатели 14-16, вход сигнала-делителя 17, входы первого и второго сигналов-сомножителей 18 и 19, выход 20. Принцип действия множительно-делительного устройства основан на регулировании сопротивления каналов первого и второго полевых транзисторов 1 и 2 в зависимости от величин преобразуемых сигналов. Множительно-делительное устройство обеспечивает перемножение и деление сигналов в четьфех квадрантах, 1 ил. с (Л с

и второй двухпозиционные переключате- 20 сигналов любой полярности с входов ли14и15. 8и19на вход 17 подается сигнал

Выход первого фазоинвертора подключен к второму масштабному резистору 6. На первом операционном усилителе 3 сравниваются токи положительной полярности, проходящие через первый полевой транзистор 1, через фазоинвертор 10, через первый двухпозиционный переключатель 14 и второй масштабный резистор 6, Сравнение токов будет тогда, когда положительное напряжение на выходе первого операционного усилителя 3 будет подведено к затворам первого и второго полевых транзисторов 1 и 2.

Через второй двухпозиционный переключатель 15 выход 20 подключается к выходу второго операционного усилителя 4.

Знак сигнала на выходе 20 устройства всегда противоположной полярности, чем знак сигнала иа входе первого сигнала-сомножителя 18.

При четвертой комбинации знаков входных сигналов сигнал-делитель на входе 17 и второй сигнал-сомножитель на входе 19 имеют отрицательную полярность , а первый сигнал-сомножитель на входе 18 имеет произвольную полярность. В этом случае сработают первый и второй компараторы 7 и 8. На входах первого операционного усилителя 3 сравниваются токи отрицательной полярности, проходящие через первый полевой транзистор I, первый двухпозиционный переключатель 14 и второй масштабный резистор 6. Сравнение произойдет тогда, когда отрицательное напряжение на выходе первого

0

фиксированного уровня любой полярности.

Для получения частного двух сиг- 5 налов любой полярности подают сигнал- делитель на вход 17, .а сигнал-делимое подают на вход 19 (или 18), на вход 18 (или 19) подают сигнал фиксированного уровня любой полярности.

Таким образом, множительно-дели- тельное устройство позволяет вьшол- нять умножение или деление сигналов любой полярности, при этом сигнал фиксированного уровня может быть также любой полярности. Если необходимо определить знак на выходе устройства, который должен соответствовать знаку умножения или деления двух сигналов, сигнал фиксированного 0 уровня должен быть положительным.

Множительно-делительное устройство позволяет производить умножение или деление двух сигналов в четьфех квадрантах.

5

45

Формула изобретения

Множительно-делительное устройство, содержащее первый и второй эле- менты с управляемым сопротивлением, вьшолненные соответственно на первом и втором полевых транзисторах, первый и второй операционные усилители, к инвертирующим входам которых под- ключены истоки соответственно первого и второго полевых транзисторов, между инвертирующим входом и выходом второго операционного усилителя включен первый масштабный резистор, неин

вертирующий вход второго операционного усилителя соединен с шиной нулевого потенциала, к неинвертирующему входу первого операционного усилите- ля подключен первый выход второго масштабного резистора, сток первого полевого транзистора является входом сигнала-делителя устройства, сток второго полевого транзистора являет- ся входом первого сигнала-сомножителя устройства, затворы первого и второго полевых транзисторов объединены отличающееся тем, что, с целью расширения диапазона входных сигналов, в него введены первый, второй и третий компараторы, первьй, второй и третий фазоинверторы, сумматор по модулю два, первый, второй и третий двухпозиционные переключатели причем первый вход первого компарато- ра соединен со стоком первого полевого транзистора, первый вход второго компаратора является входом второго сигнала-сомножителя устройства и сое- динен с входом первого фазринвертора и первым информационным входом первого двухпозиционного переключателя, второй вход которого подключен к выходу первого фазоинвертора, выход второ- го операционного усилителя через второй фазоинвертор подключен к первому информационному входу второго двухпозиционного переключателя, второй информационный вход которого подключен к выходу второго операционного усилителя, выход второго двухпозиционного переключателя является выходом устройства, выход первого операционного усилителя соединен с первым входом третьего компаратора, первым информационным входом третьего двухпозиционного переключателя и входом третьего фазоинвертора, выход которого подключен к второму информационному входу третьего двухпозиционного переключателя, выход которого соединен с затвором первого полевого транзистора, выхода первого и второго компараторов подключены к входам сумма тора по модулю два, выход которого соединен с управляющими входами первого и второго двухпозиционных переключателей, выход первого двухпозиционного переключателя подключен к второму выводу второго масштабного резистора, выход третьего компаратора соединен с управляющим входом третьего двухпозиционного переключателя 5 вторые входы первогоj второго и третьего компараторов подключены к шине нулевого потенциала.