Устройство для сложения в двоичном избыточном коде Советский патент 1988 года по МПК G06F7/49 

S

СО

О9 О)

СО

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных последовательных арифметико-логических устройств.

Цель изобретения - повышение быстродействия и расширение функциональ ных возможностей,за счет реализации операций сравнения и останова по переполнению.

На чертеже представлена функциональная схема устройства для сложения в двоичном избыточном коде.

Устройство для сложения в двоичном избыточном коде содержит входы 1-4 значений операндов устройства, элемен 6И-ИЛИ 5, первый элемент 4И-ИЛИ 6 D-триггеры 7 и 8, второй и третий эле менты 4И-ИЛИ 9 и 10, вход 11 управления устройства, выходы 12 и 13 результата устройства, элемент И 14, элемент 2И-ИЛИ 15, первьш, второй и третий триггеры 16, 17 и 18, выходы .19 признаков сравнения, выходы 20 признаков останова, выход 21 признака переполнения, вход 22 логического нуля устройства, установочный вход . 23 устройства.

Устройство работает следующим образом.

Элементы бИ-ИЛИ 5 и 4И-ИЛИ 6 формируют частичную сумму, которая представляет собой двухразрядное число, в котором С - младший разряд, |старший разряд. Элементы 4И-ИЛИ 9 и 10 формируют перенос. Элемент 9 формирует перенос со знаком +, а элемент 10 - со знаком -. Таким об

разом, для представления суммы двух цифр числа, представленного в двоичной избыточной системе счисления, отводится три ра,зряда, причем под старший разряд (перенос) отводится два бита. Таким образом, под представление суммы отводится четыре двоичных бита, которые позволяют закодировать 16 состояний. Так как состояние П 1, П 1 запрещено, то че50

тыре состояния исключаются, поэтому для представления суммы остается 12 состояний. В то же время сложение двух цифр Б двоичной избыточной системе счисления (в разряде может быть +1, О, -1) дает +2, +1, О, -1, -2, 55 т.е. пять различных комбинаций. Избыточность позволяет выбрать кодировку, чтобы число линий задержек сократить

Q

j

о 5 Q

5

0

5

0

5

до двух. С этой целью поставим условие: младший разряд суммы С может принять значение только О или +1, а старший разряд суммы С, - только О или -1, тогда таблица сложения двух цифр в знакоразрядной двоичной системе счисления имеет вид:

X + У ПС,Cj,

1 + Т ОТО

0+ Т ОТ1

1+ Т ООО

Т + О О т 1

0+ 0 0 00

1+ 0 001 1 + о о 1

1 + 1 1 т о

После задержки вес разрядов С и С по отношению к цифрам X, У текущего разряда возрастает (суммирование ведется,,начиная со старших разрядов) в два раза, т.е. вес С становится равным 2 , а вес С4 - 2, поэтому таблица сложения, реализуемая сумматором, возрастает и содержит 36 состояний.

После минимизации получим такие логические функции двоичных переменных П , П , С , Cj.

Элемент 4И-ИЛИ 9 реализует функ1щю П , элемент 4И-ШШ 10 - П, а аналогичные элементы 5 и 6 - соответственно С, и Cj. Для упрощения рисук ча эле-; менты инверсии обозначены кружками на входе. При этом для одной гегамен- ной существует только один г1ннертор и один дополнительный вход, если переменная передается парафазным кодом.

Числа X и У поступают одновременно старшими разрядами вперед. Если в первых старших разрядах обоих чисел встречается цифра +1, возникает переполнение. Сигнал переполнения формируется на выходе элемента И14. Он запоминается в триггере 18 и поступает на выход сумматора. Этот сигнал используется для наращивания порядка, если суммируются числа с плавающей запятой. Сигнал с триггера 18 используется для обозрения младшего

разряда при записи результата в память. Сформированные в этом же такте переменные С, к С запоминаются в триггерах 7 и 8, которые используются как линии задержки. При суммировании следующих младших разрядов они учитываются с их возросшим весом. Вновь формируются перенос и новое значение С, и С,. Перенос уходит как цифра результата, а С и С поступаю на сумматор и так до последнего разряда чисел. Элемент 2И-ИЛИ 15 и триггер 16 используются для определения равенства нулю результата. Это происходит следующим образом. Триггер 16 устанавливается в единичное состояние, что разрешает прохождение либо П Ц О, либо триггер остается в единичном состоянии, но как только один из них оказывается равным единице, триггер 16 переходит в нулевое состояние, т.е. сумма не равна нулю. Если же триггер сохраняет свое состояние, то это говорит о том что сумма равна нулю.

Для определения больше или меньше нуля результат анализируется старшая значащая цифра. При появлении первой значащей цифры на выходе элемента 2И-ИЛИ формируется сигнал. По зтому сигналу в триггер 17 запишется значение выхода П 13. Если П 1, то триггер 17 перейдет в единичное сос

нуле. Так как после первой значащей единицы сигнал на выходе элемента 2И-ИЛИ 15 не формируется, то триггер 17 не изменяет своего состояния до окончания суммирования.

Сигнал С может использоваться для нормализации результата при сложении чисел с плавающей запятой.

Формула изобретения

Устройство для сложения в двоичном избыточном коде, содержащее в каждом разряде три элемента 4И-ИЛИ, два D-триггера, причём выход первого элемента 4И-ШШ соединен с входом первого D-триггера, отличающееся тем, что, с целью повышения быстродействия и расширения функциональных возможностей за счет реализации операций сравнения и останова по переполнению, в каждый разряд введены элемент 6И-ИЛИ, элемент И, элемент 2И-ИЛИ, три триггера, причем

5

Q 5

0

0

5

0

5

0

5

вход прямого значения данного разряда первого операнда устройства соединен с первым, вторьм, третьим, четвертым входами элемента 6H-HJUi, первым, вторым, третьим входами первого элемента 4И-ИЛИ, первым и вторым входами второго элемента ДИ-ЮТ, первьи ; и вторым входами третьего элемента 4И-ИЛИ и первым входом элемента И, вход инверсного значения данного разряда первого операнда устройства соединен с пятым и шестым входами элемента бИ-ИЛИ, четвертым и пятым входами первого элемента 4И-1ШИ, третьим входом второго элемента 4И-ИЛИ, третьим входом третьего элемента 4И-ИЛИ, вход прямого значения данного разряда второго операнда устройства соединен с седьмым, восьмым, девятым, десятым и одиннадцатым входами элемента бИ-ИЛИ, шестым, седьмым, восьмым и девятым входами первого элемента 4И-ИЛИ, четвертым и пятым входами второго элемента 4И-ИЛИ, четвертым входом третьего элемента 4И-ИЛИ, вторым входом элемента И, вход инверсного значения данного разряда второго операнда устройства соединен с двенадцатым и тринадцатым входами элемента 6И-ИЛИ, десятым, одиннадцатым и двенадцатым входами первого : элемента 4И-ИЛИ, шестым входом второго элемента 4И-ИЛИ, пятым входом тре- элемента 4И-Ш1И,инверсньш выход первого D-триггера соединен с четьф- надцатым, пятнадцатым и.шестнадцатым входами элемента бИ-ИЛИ, шестым, седьмым и восьмым входами третьего элемента 4И-ИЛИ, прямой выход первого D-триггера соединен с семнадцатым, восемнадцатым и девятнадцатым входами элемента бИ-ИЛИ, седьмым, восьмым и девятым входами второго элемента 4И-ИЛИ, инверсный выход второго D- триггера соединен с десятым, одиннадцатым, двенадцатЕ 1м и тринадцатым входами второго элемента 4И-ИЛИ, прямой выход второго 1 -триггера соединен с девятым, десятым, одиннадцатым и двенадцатым входами третьего элемента 4И-ИЛИ, выход элемента бИ-ИЛИ соединен с D-входом второго D-триггера, выход второго элемента 4И-ИЛИ соединен с выходом прямого значения реэуль-- тата устройства и соединен с первым входом элемента 2И-ИЛИ, второй и третий входы элемента 2И-Ш1И соединены с выходом первого триггера, четвертый вход элемента 2И-ИЛИ соединен с выходом третьего элемента Ш-ИШ, вькодом инверсного значения результа та устройствЯд D-входом второго триг грра, выход элемента 2И-ИЛИ соединен ciC-входами первого и второго триггеров , D-вход первого триггера соединен с входом логического нуля устройства, установочный вход устройства соединен с третьим входом элемента И, S-входом первого триггера и К-входом второго и третьего триггеров З- -вход третьего триггера соединен

14136236

с выходом элемента И и выходом признака переполнения устройства, первый и второй выходы признака останова по переполнению устройства соединены соответственно с прямым и инверсным выходами третьего триггера, прямой выход первого триггера соединен с выходом признака равенства устройства, Больше или Мень10 выходы признаков

ше устройства соединены соответственно с инверсным и прямым выходами второго триггера.

с выходом элемента И и выходом признака переполнения устройства, первый и второй выходы признака останова по переполнению устройства соединены со ответственно с прямым и инверсным вы ходами третьего триггера, прямой выход первого триггера соединен с выходом признака равенства устройства, Больше или Меньвыходы признаков

ше устройства соединены соответственно с инверсным и прямым выходами второго триггера.

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных и универсальных арифметико-логических устройств. Целью изобрете- ,ния является повышение быстродействия и расширение функциональных возможностей. Устройство содержит злемент 6 И-ИЛИ 5, первый, второй и третий элементы 4И-ШШ 6, 9 и 10, D-тригге- ры 7 и 8, элемент И 14, элемент . 2И-ИЛИ 15, триггеры 16, 17 и 18. 1 ил.

Составитель М.Есенина Редактор М.Келемеш Техред И.Верес Корректор Л,Пилипенко

Заказ 3786/51

Тираж 704

ВНИИ1Ш Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-355 Раушская набо. д, 4/5

Подписное