Многовходовой знакоразрядный сумматор Советский патент 1983 года по МПК G06F7/49 

сумматора, выход второго элемента ИЛ под 4лючен к первым входам третьего элемента И и сумматора-по модулю два, вторые входы которых соединены с выходом третьего элемента ИЛИ а выходы подключены соответственно к (п-1)-му и п-му входам операнда комбинационного сумматора, первый, второй и третий входы знака которого являются соответственно первым, вторым и третьим входами знака суммирующего блока, а входы операнда подключены к соответствующим входам суммы суммирующего блока.

3. Сумматор по ПП.1 и 2, о т л и чающийся -тем, что преобразователь двоичного кода в избыточный код содержит два элемента ИЛИ, два элемента 2И-ИЛИ и сумматор по модулю два, причем входы первого элемента ИЛИ подключены к соответствующим входам суммы преобразователя двоичного кода в избыточный код, первые входы первой и второй rpyftri первого элемента 2И-ИЛИ подключены к первым входам первой и второй rpyhn

второго элемента 2И-ИЛИ и к первому входу знака преобразователя двоичного кода в избыточный код, второй вход знака которого подключен к вторлм входам первых, групп первого и второго элементов 2и-ИЛИ и к первому входу сумматора по модулю два, а третий вход знака преобразователя двоичного кода в избыточный код подключен к вторым входам вторых групп первого и второго элементов 2И-ИЛИ и к первому выходу знака преобразователя двоичного кода в избыточный код, второй выход знака которого подключен к выходу сумматора по модулю два, третий вход второй группы перво го элемента 2И-ИЛИ соединен с выходом первого элемента ИЛИ вьПсоды первого и второго элементов 2Й-ИЛИ :Подключены соответственно к первому и второму входам второго элемента ИЛИ и к прямому и инверсноглу выходам преобразователя двоичного кода в избыточный код, выход второго элемента ИЛИ подключен к второму входу сумматора по модулю два.

1, МНОГОВХОДОЮЙ ЗНАКОРАЗРЯДНЫЙ СУММАТОР, содержащий сумматора и элементы И, отличающийся тем, что, с целью ускорения операции суммирования за счет одновременного суммирования N операндов (), он содержит N/2 суимирующих блоков, преобразователь двоичного кода в избыточный код и промежуточный регистр, причем входы прямых и инверсных значений первого и второго операндов i-го суммирующего блока (i 1, . ... М/2)являются входами прямых и инверсных значений соответственно

Изобретение относится к вычислительной технике и может быть исполь зовано в вычислительных машинах и структурах.: Известно устройство для сложения и вычитания чисел в избыточной двои ной системе счисления., содержащее в каждом разряде блок формирования .. отрицательной суммы, блок формирования положительного переноса, триг геры хранения результата, блок формирования положительной суммы и бло формирования отрицательного переноса. В данном устройстве оба oneранда представлены в.избыточной дво ичной системе счисления, fl . Недостатком данного устройства является значительное время выполнения операции суммирования N знако разрядных чисел, при , за счет внутренней задержки в знакоразрядных сумматорах; Известно также устройство сложения-вычитания неизбыточного и избы. точного аргументов в двоичной системе счисления содержащее блоки формирования суммы и переноса, кото рое содержит блок формирования логи ческого дополнения и блок формирова ния действительного значения суммы и переноса. В этом устройстве один аргумент представлен в двоичной сис теме счисления, а второй - в избыточной системе счисления с цифрами 1,0,1 С2.i Недостатком этого устройства является увеличение времени выполнения операции суммирования при более чем двух операндах за счет внутренней задержки в сумматорах. Наиболее близким к предлагаемому является устройство сложения и вычитания знакоразрядных чисел, содержащее пятиразрядный сумматор, три триггера хранения информации, две группы элементов И, три элемента И, три элемента ИЛИ, триггер настройки, при этом выходы трех стариих разрядов пятиразрядного сумматора соединены с информационными входами трех триггеров, выходы которых соединены с выходами устройства. Прототип обеспечивает суммирование двух знакоразрядны: чисел, начиная со старших разрядо1В. При суммировании N знакоразрядных чисел, при , необходимо соединить соответствующим образом N-1 знакоразрядных двухвходовых сумматоров С31. Недостатками прототипа являются увеличение времени суммирования N знакоразрядных чисел, а также сложность синхронизации вычислительного процесса за счет дополнительных задержек в. преобразователях кодов каждого из знакоразрядных сумматоров. Цель изобретения - увеличение быстродействия устройства. Поставленная цель достигается тем, что многовходовой знакоразрядный сумматор, содержащий сумматоры и элементы И, содержит N/2 суммируюсцих блоков (N - число суммируемых операндов), преобразователь двоичного кода в избыточный код и промежуточный регистр, причем входа прямых и инверсных значений первого и второго операндов i-го суммирующего блока ( 1, . .., N/2 являются входами прямых и инверсHbJx значений соответственно ( 21-1 )-го и 2i -го операндов многовходового знакрразрядного сумматора входы знака и суммы i-го суммирующего блока подключены к соответству щим выходам знака и суммы (+Г)-го суммируквдего блока, выходы знака и суммы первого суммирующего блока подключены к соответствующим входам знака и суммы преобразователя дЬвич ного кода в избыточный код, входы суммы которого соединены с соответс вукнцими инфорг4ационными входами про межуточного регистра, первый и второй входы знака которого соединены соответственно с первым и вторым выходами знака преобразователя двои ного кода в избыточный код, первый информационный выход, первый и второй выходы знака промежуточного регистра подключены соответственно к первому, второму и третьему входам знака N/2-го суммирующего блока, вх ды суммы которого с 1-го по (п-1 )-й (п - разрядность операндов) подключены к информационным выходам промежуточного регистра со 2-го по п-й, прямой и инверсный выходы преобразователя двоичного кода в избыточный код являются выходами соот ветственно прямого и инверсного значений результата многовходового знакоразрядного сумматора. Кроме того, суммирующий блок содержит четыре элемента ИЛИ, три элемента И, сумматор по модулю два и комбинационный сумматор причем первый вход первого элемента ИЛИ соединен с первыми входшии первого элемента И и второго элемента ИЛИ и с входом прямого значения первог операнда суммирующего блока, второ вход первого элемента ИЛИ подключе к второму входу первого элемента И к перво.му входу третьего элемента и к входу прямого значения второго операнда суммирующего блока, первы вход четвертого элемента ИЛИ подключен к первому входу второго эле мента И, к второму входу второго элемента ИЛИ и к входу инверсного чения первого операнда суммирующег блока, второй вход четвертого элемента ИЛИ подключен к второму йхоу второго элемента И, к второму ходу третьего элемента ИЛИ и к вхоу инверсного значения второго операнда суммирующего блока, выходы первого и четвертого элементов ИЛИ подключены к третьим входам соответственно второго и первого элемен- тов И, выходы которых подключены соответственно к первому и второму управляю1т1им входам комбинационного сумматора, выход второго элемента ИЛИ подключен к первым входам третьего элемента И и сумматора по модулю два, вторые входы которялх соединены с выходом третьего элемента 1ШИ, а выходы подключены соответственно к ( п-1)-му и п-му входам операнда комбинационного сумматора, первый, второй и третий входы знака которого являются соответственно первым, вторшм и третьим входами знака суммирующего блока, а входы операнда подключены к соответствующим ВХОДс1М суммы суммирующего блока. Кроме того, преобразователь содержит два элемента ИЛИ, два элемента 2И-ИЛИ и сумматор по модулю два, причем входы первого элемента ИЛИ подключены к соответствующим входам суммы преобразователя двоичного кода в избыточный код, первые входы первой и второй групп первого элемента .2И-ИЛИ подключены к первым входам первой и второй групп второго элемента 2И-ИЛИ и к первому входу знака преобразователя двоичного кода в избыточный код, второй вход знака которого подключен к вторым входам первых групп первого и второго элементов 2И-ИЛИ и к первому входу сумматора по модулю два, а третий вход знака преобразователя двоичного кода в избыточный код подключен к вторым входам вторых групп первого и. второго элементов 2И-ИЛИ и к первому выходу знака преобразователя двоичного кода в избыточный код, второй выход знака которого подключен к выходу сумматора по модулю дёа, тре:ТИй вход второй группы первого элемента 2И-ИЛИ соединен с выходом первого элемента ИЛИ, выходы первого , и второго элементов 2И-ИЛИ подключены соответственно к первому и второму рходс1М второго элемента ИЛИ и к прямому и инверсному выходам преобразователя двоичного кола в избыточный код, выход второго элемента ИЛИ подключен к второму входу сумматора по модулю два. Алгоритм суммирования N знакоразрядных чисел (а выполняется в два . На первом этапе, вычисляется промежуточная сумма ri (S i-i-r 2 +lc j:; j{ - ti г log2N, 1027716 не s () значение проме. жуточной суммы в обычной двоичной системе счисления;5)() - разряд j-ела гаемого в избыточной двоичной системе счисления; 10 N - число слагаемых.На втором этапе из вычисленного значения промежуточный суммы выделяется i-и разряд окончательной 5 суммы в виде 1, если Т, если О-в остальньах случаях, где А. - коэффициент, обусловливающий выделение весового разряда со знаком, выбирается для каждого N индивидуально, причем таким образом, чтобы, с одной стороны, не было переполнения, а с другой стороны, не было потерь младших значащих разрядов результата, т.е. чтобы выполнялось условие . В логической форме С,- записывается 2V3 1 U t,- J у . V 1знст то на то Пр сы В 25 П . (з;;2-уз;А). Таким образом, при выделении о разряда С анализируются три ковых Зн 3, Зн 2, Зн 1 и , п рших значащих разрядов промежуной суммы S,-,, где k Рассмотрим процесс суммирования примере четырехвходового суммаа. , алгоритм суммирования запиается т , S -2(5 , ) +IГa.j(.эJ; 1, если Г, если S i-5; О-в остальных случаях. огической форме С- записывается (t).-T 3H2V3 1() ; (). имер. а 11101110; а. 1001 1001; аэ 11101101; 34 11001101; На чертеже представлена блоксхем многовходовогознакораэрядног сумматора. Устройство содержит N/2 суммирующих блоков 1, преобразователь 2 двоичного кода в избыточный код ипромежуточный регистр 3. Суммирующий блок содержит элементы ИЛИ 4, элементы И 5 и б, сумматор 7 по модулю два и комбинационный сумглатор Преобразователь двоичного кода в из быточный код состоит из двух элемен тов ИЛИ 9 и 10, двух элементов 2Й-ИЛИ 11 и 12 и сумматора 13 по модулю два. Входы операндов устройства соеди нены через элементы ИЛИ 4 с первыми входами элементов И 5, с входами эл мента 6 и сумматора 7 по модулю два соответственно. Входы элемента ИЛИ 9 соединены с выходами суммы суммирующего блока 1. Выход элемента ИЛИ соединен с третьим входом второй группы элемента 2И-ИЛИ 11. Первый выход знака первого комбинационного сумматора 8 соединен с вторгам входо второй группы элемента 2И-ИЛИ 11 и с вторым входом второй группы элеме та 2И-ИЛИ 12. Второй выход знака первого блока 8 соединен с вторыми входами первых групп элементов 11 и 12. Третий выход знака первого блока 8 соединен с первыми входами всех групп элементов 2И-Ш1И 11 и 12 Первый и второй управляющие входы .блоков 8 соединены с выходами перв.6 го и в торого элементов И 5.Третий четвертый младшие разряды сумматоров 8 соединены с выходами блоков б и 7 соответственно. Выходы элемен тов 2И-ИЛИ 11 и 12 соединены через элемент ИЛИ 10 с вторым входом сумматора 13 по модулю два, выход кото рого соединен с первым входом знака регистра 3, остальные входы которого соединены с выходами и первым выходо знака сумматора 8 первого суммирующего блока. Первый вход элемента 13 соединен с вторым выходом знака сумматора 8 первого суммирующего блока Выходы регистра 3 соединены со смещением на один разряд влево с входами N/2-го блока 8. Устройство работает следующим образом. Знакоразрядные числа а, .поступают последовательно разряд за раз рядом, начиная со старших, на входы операндов устройства. При этом, если поступают разряды с одинаковыми знаками, то элементом И б совместно с элементами 4 вырабатывается модуль единичного весового разряда, равный 2, а элементами И 5 совместно с элементами 4 формируется знак единичного весового разряда положительный (отрицательней) соответственно. В зависимости от знака разности сумматор 8 настраивается на су1 1мирование (вычитание) единичного весового разряда. При этом, если на входы операндов поступают нули, либо знаковые разряды с различными знаками, то суммирования . (вычитания) не происходит из-за того, что элементы 5 блокируются. Если поступают на один вход нуль, а на второй - положительный (отрицательный) разряд, то элементами 7 и 4 вырабатывается единичный разряд 2°. При поступлении знаковых разрядов на остальные входы операндов соответствующими элементами вырабатываются единичные весовые разряды и сумматоры 8 настраиваются на суммирование (вычитание). При этом единичные весовые разряды суммируются (вычитаются) в сумглаторах 8 с удвоенным значением промежуточной суммы , поступающей параллельным кодом на входы сумматора 8 N/ 2-го суммирующего блока с выхода блока 3. Результат с выхода блока 8 первого суммирующего блока поступает на преобразователь 2 кода и на входы блока 3. В преобразователе 2 анализируются три знаковых разряда и п значащих разрядов, в результате чего формируется знакоразрядный избыточный код {0±1 суммы С . При этом (+1) выдается элементом 2И-ИЛИ 11, когда результат промежуточной суммы больше или равен А, т.е. когда выполняется условие S ; а (-1) выдается элементом 2И-Ш1И 12, когда результат промежуточной суммы S -A . В остальных случаях элементами 2И-ИЛИ выдаются нули. При выдаче (+1) суг.1матором 13 по модулю два вырабатывается сигнал коррекции знака промежуточной суммы s с (+) на (-), и наоборот, при выдаче -1 вырабатывается сигнал коррекции знака с (-) на (+), причем сигнал коррекции знака промежуточной суммы вырабатывается, если выполняется условие N-i-UC 2 - -i, где 2 - максимальная величина вьщеленного разряда. В противном случае, т.е. если , коррекция знака промежуточной суммы не производится. Многовходовой знакоразрядный сумматор позволяет повысить быстродействие в два и более раз за счет шэлучения первыми старших разрядов результата (при распространении переноса в loggN разрядах, где N - число операндов). Кроме того, при обработке информации, начиная со старших разрядов, совмещаются во времени обмен и обработка информации. При получении в результате необходимой точности вычисления можно прекратить.

Л

S

ST

f ft

JS

ff

т

fi

8