Устройство для обмена данными между процессором и периферийными устройствами Советский патент 1988 года по МПК G06F13/24 

10

Изобретение относится к вычисли- те1льной и измерительной технике и мажет быть использовано при построении устройств управления вычислитель- ньк или контрольно-измерительных микропроцессорных систем.

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональ- Hbje схемы коммутатора .сигналов управления; на фиг. 3 - периферийное устройство ввода информации с клавиатуры; н4 фиг. 4 - блок-схема алгоритма программы ввода информации и клавиатуры, ; Устройство содержит Тфиг. 1) генератор 1 синхроимпульсов, шину 2 временной синхронизации микропроцессора, П1|)оцессор 3, адресную шину 4, инфор- 20 мАционную 1 шину 5 и шину 6 управления П1)оцессора 3, первьй элемент И-НЕ 7, второй элемент И-НЕ 8, память 9 команд, память 10 данных, таймер 11,

с сигналом Синхро, котор 2 через генератор 1 синхрои поступает на вход синхрони темного контроллера 24 и за его внутренний регистр Сло яьшя. Далее под действием на шине 23 управления на вы темного контроллера 24, сое с шиной 6 управления процес устанавливаются сигналы, со вукяцие Слову состояний, а ренний двунаправленньй буфе ного контроллера 24 устанав 15 либо на пропускание информа формационной шины 5 на шину и затем в микропроцессор 2 микропроцессора 21 по шине на информационную шину 5.

Состояние счетчика коман выборки команды вьвдается на шину 4, в циклах ввода или формации на адресную шину 4 ся адресная комбинация, опр

Для разделения адресного ства при адресации памяти 9 остального оборудования исп один из старших разрядов ад OQ шины 4 (например, АВ 14),

35

1) состоит из

третий элемент И-НЕ 12, вход 13 запр0-25 типом выполняемой команды, са прерьшания, коммутатор -14 сигналов управления, выход 15 управления устройства.

Коммутатор 14 сигналов управления содержит (фиг, 2) группу элементов ИЛИ 14-1, ,,,, 14-п.

Устройство ввода информации с клавиатуры содержит (фиг, 3) буфер- ньм регистр 16 клавиатуры, элемент ИЛИ 17, элемент ИЛИ 18, буферную па- мять 19 клавиатуры, клавиши 20 клавиатуры.

Процессор 3 (фиг

микропроцессора 21, соединенных шинами 22 и 23 данных и управления с системным контроллером 24,

Устройство работает следукщим образом,

В исходный момент.времени от устройства начальной установки на вход Сброс (не показано) генератора 1 подается сигнал сброса микропроцессорной системы. Генератор 1 по тине 2 устанавливает счетчик команд микропроцессора 21 в нулевое состояние о При снятии сигнала на входе Сброс генератора 1 под действием синхроимпульсов, поступакяцих по шине 2, начинается приращение содержимого счетчика команд микропроцессора 21 пос ле вьшолнения каждой команды на еди- 55 1шцу, При этом в начале каждого машинного цикла микропроцессор 21 вырабатьгоает Слово состояния, выдаваемое на шину 22 данных совместно

При установке на адресно устройства адреса, в которо АВ 14 равен нулю, производи ка кода команды из памяти 9 так как указанный вьш1е разр ной шины 4 соединен с входо памяти 9 команд и тем самым ет ее к информационной шине ства, на которую вьздается с соответствующей ячейки этой 40 определяемой кодовой комбин адресных разрядах, например АВ 13 адресной шины 4 устро пять 10 данных используется нения промежуточных результ ных и представляет собой оп запоминающее устройство с п ной выборкой информации. Пр информагщи в память 10 данн сор .3 выставляет на адресно код адреса, у которого разр установлен в единицу (это н мо для того, чтобы память 9 это время в режиме Не выбр гой разряд, например, АВ 13 тановлен в единицу, В этом выходе элемента И-НЕ 7 уста ся щ левой потенциал, котор пая на вход выборки, устана память 10 данных в режим В

45

50

0

0

с сигналом Синхро, который по шине 2 через генератор 1 синхроимпульсов поступает на вход синхронизации системного контроллера 24 и записьшает в его внутренний регистр Слово состо- яьшя. Далее под действием сигналов на шине 23 управления на выходе системного контроллера 24, соединенном с шиной 6 управления процессора 3, устанавливаются сигналы, соответст- вукяцие Слову состояний, а внутренний двунаправленньй буфер системного контроллера 24 устанавливается 5 либо на пропускание информации с информационной шины 5 на шину 22 данных и затем в микропроцессор 21, либо из микропроцессора 21 по шине 22 данных на информационную шину 5.

Состояние счетчика команд в цикле выборки команды вьвдается на адресную шину 4, в циклах ввода или вьгоода информации на адресную шину 4 вьщает- ся адресная комбинация, определяемая

Для разделения адресного пространства при адресации памяти 9 команд и остального оборудования используется один из старших разрядов адресной Q шины 4 (например, АВ 14),

5

5 типом выполняемой команды,

5

При установке на адресной шине 4 устройства адреса, в котором разряд АВ 14 равен нулю, производится выборка кода команды из памяти 9 команд, так как указанный вьш1е разряд адресной шины 4 соединен с входом выборки памяти 9 команд и тем самым подключапг-: ет ее к информационной шине 5 устройства, на которую вьздается содержимое соответствующей ячейки этой памяти, 0 определяемой кодовой комбинацией на адресных разрядах, например, АВ О,,, АВ 13 адресной шины 4 устройства, Па- пять 10 данных используется для хранения промежуточных результатов данных и представляет собой оперативное запоминающее устройство с произвольной выборкой информации. При записи информагщи в память 10 данных процессор .3 выставляет на адресной шине 4 код адреса, у которого разряд АВ 14 установлен в единицу (это необходимо для того, чтобы память 9 команд в это время в режиме Не выбрано), другой разряд, например, АВ 13 также установлен в единицу, В этом случае на выходе элемента И-НЕ 7 устанавливается щ левой потенциал, которьй, поступая на вход выборки, устанавливает память 10 данных в режим Выбрано,

5

0

Процессор 3 выставляет на информационную шину 5 информацию, подлежащую записи в память 10 данных и по сигналу на линии Запись в память шины 6 управления, поступакщему на вход Разрешение записи памяти 10 данных, записьшается в ячейку памяти 10 данных, определяемую кодовой комбинацией на адресной шине устройства

Таймер 11 предназначен для отсчета необходимых временных интервалов.

Обмен информацией между процессором 3 и таймером 11 осуществляется по информационной шине 5 под воздействием сигналов, поступающих на вход Чтение и Запись таймера 11 соответственно с линией Чтение памяти и Запись в память шины 6 управлени При этом разрядами, например, АВ 8 и АВ 9 адресной шины 4 определяется внутренний регистр, участвующий в обмене информацией, а разряды АВ 14 и, например, АВ 1.2 должны быть установлны в единицу, так как только в этом случае на выходе элемента И-НЕ 8 устанавливается нулевой потенциал, который, поступая на вход выборки таймера 11, устанавливает его в режим Выбрано.

Тактирование таймера 11 осуществляется по входу синхронизации синхроимпульсами с уровнями ТТЛ-схем, поступаю цими с выхода генератора 1,

Обмен информацией с периферийным оборудованием осуществляется по информационной шине 5, адресной шине 4 а также под управлением сигналов на выходе 15. Особенность работы коммутатора 14 заключается в том что,- когда происходит обмен информацией между процессором 3 и одним из внутренних блоков устройства (память 9 команд, память 10 данных или таймер 11), на выходах устанавливаются единичные потенциалы. При этом ни одно из периферийных устройств к информационной шине 5 не подключается. Это достигается тем, что при установке нулевого потенциала в разряде АВ 14 шины 4 или на выходах элементов И-НЕ 7 либо 8, на выходе элемента И-НЕ 12 устанавливается единичный потенциал, который на выходе 15 устанавливает единичные потенциалы.

При обмене данными с периферийным оборудованием, например клавиатурой, на адресном выходе устройства, образованном хотя бы частью адресных ли

0

5

0

5

5

0

5

0

5

0

НИИ шины 4 адреса устанавливается кодовая комбинация, достаточная для адресации к конкретному устройству, например в разрядах АВ 1 и АВ 2 устанавливаются нулевые потенциалы, а во всех остальных разрядах - единичные потенциалы.

На информационной шине 5 устройства устанавливается кодовая комбинация, которая должна быть записана в буферном регистре 16 (фиг. 3). При этом на выходе элемента ИЛИ 17 устанавливается нулевой потенциал, кото- рьм поступает на вход выбора режима буфер його регистра 16 и устанавливает последний в режим записи.

С появлением сигнала (для приведенного примера) на линии Запись в память на выходе 15, поступающего на вход синхронизации буферного регистра 16, последний записьшает ин- форма1и1ю с информационной шины 5 в свой внутренний регистр.

Для считьшания информации о состоянии клавиш 20 адресная комбинация на адресной шине 4 остается неизменной. С появлением сигнала на линии Чтение памяти, поступанзцего вместе с адресными разрядами АВ ОиАБ1, на выходе элемента ИЛИ 18 устанавливается нулевой потенциал, которьй в свою очередь поступает на вход выбора кристалла буферной памяти подключает ее выходы к информационной шине - 5. Производя периодический опрос состояния клавиш 20 клавиатуры анализируется наступление момента их нажатия. При необходимости опрос клавиатуры может осуществляться через механизм прерьшания, но это приводит к дополнительным аппаратным затратам при реализации клавиатуры.

Таким образом, устройство позволяет сократить количество адресных разрядов на выходе устройства, так как, используя например, только линии Запись в память, Чтение памяти на выходе 15 позволяет применить одну и ту же кодовую комбинацию на адресной шине 4 для записи и чтения информации из периферийных устройств.

Алгоритм функционирует следующим образом (фиг. 4).

А 1. Осуществляется считьшание содержимого канала таймера 11 и анализируется на предмет окончания счета.

А 2. Если счет таймером 11 не окончен, то в А 3 осуществляется вы514

ход из программы опроса клавиатуры, в противном случае происходит опрос I клавиатуры.

I А 4. Обнуляется первьй регистр микропроцессора 21, чтобы организовать счет числа опрошенных строк клавиш клавиатуры, а во втором регистре микропроцессора 21 устанавливается код, в котором нуль присутствует только в одном разряде, соответствующем первой строке клавиш клавиатуры.

А 5. Содержимое второго регистра микропроцессора пересьшается в буферный регистр 16 клавиатуры,

А 6. Производится считывание информации о состоянии клавиш 20 в пер- вой строке клавиатуры из буферной памяти 19 клавиатуры в третий регистр микропроцессора 21.

А 7. Если считанньш код не содержит нулей, то клавиши 20 в строке не нажаты.

А 8. Сдвигается нуль во втором регистре.

А 9. Счетчик строк в первом регистре увеличивается на единицу.

А 10. Анализируется, прошло ли число сдвигов, равное числу строк, если да, то в А 12 запускается таймер 11 и в А 10 осуществляется выход из подпрограммы опроса клавиатуры (нажатых клавиш 20 не было), если нет, то цикл повторяется, начиная сметки М 1 (А 11 13. Переход к метке М 1).

А 14, Если в строке клавиша 20 нажата, то путем поразрядного анализа осуществляется поиск нуля в разрядах третьего регистра, при этом число шагов поиска подсчитывается в четвертом регистре и является информацией о столбце, в котором нажата клавиша 20,

А 15. На основании информации во втором и четвертом регистрах получаем координаты нажатой клавиши 20 (номер строки и номер столбца).

А 16. Из ОЗУ считьшается информация о предыдуш;их состояниях нажатой клавиши 20 в пятьй регистр,

А 17, Информагщя обновляется и возвращается в соответствунжпую ячейку ОЗУ.

0

5

0

5

87276

А 18. Запускается таймер 11 и программа переходит к обработке информации с учетом изменившихся данных,

5 Формула изобретения

Устройство для обмена данными между процессором и периферийными устройствами, содержащее генератор синхроимпульсов, первьй выход которого является выходом устройства для подключения к синхронизирукщему входу процессора, а второй вькод подключен к синхровходу таймера, память команд и память данных, адресные входы которых образуют вход устройства для подключения к адресной шине процессора и перифер ийных устройств, первьй и второй элементы И-НЕ, первые и вторые входы которых соединены с входом устройства для подключения к адресной шине процессора, а выходы соединены соответственно с входами выборки памяти данных и таймера, информационные входы-выходы которых и выход памяти данных образуют вход-выход устройства для подключения к информационной шине процессора, причем вход выборки памяти команд соединен с входом устройства для подключения к адресной шине процессора, вход разрешения записи памяти данных и входы записи и чтения таймера образуют вход устройства для подключения к шине управления процессора, отличающееся

а тем, что, с целью сокращения аппаратурных затрат, устройство содержит третий элемент И-НЕ и коммутатор сигналов управления, причем первьй и второй входы третьего элемента И-НЕ соединены соответственно с выходами первого и второго элементов И-НЕ, а третий вход - с входом устройства для подключения к адресной шине процессора, вькод третьего элемента И-НЕ соеди-

5 нен с управляющим входом коммутатора сигналов управления, информационньй вход и выход которого соединены с соответствующими входом и выходом устройства для подключения к шине управления процессора и шинам управления периферийных устройств,

0

0

0

J

L-NI

У7К

RDH

-JO

;/

V

Att

/les

-

Изобретение относится к вычисли- тельной и измерительной технике и может быть использовано при построении устройств управления вычислительных или контрольно-измерительных микропроцессорных систем. Целью изобретения является сокращение аппаратурных затрат устройства и ра сширение его функциональных возможностей. Указанная цель достигается тем, что в устройство, содержащее генератор синхроимпульсов, память команд, память данных, таймер и два элемента И-НЕ, введены третий элемент И-НЕ и коммутатор сигналов управления. 4 ил.

H-1

15

If-ft

Риг. 2