Параллельный счетчик по модулю @ -дешифратор количества единиц в @ -разрядном двоичном коде Советский патент 1988 года по МПК H03K23/00 

1 1420666

Изобретение относится к импульсной технике и может быть использовано в процессорах цифровой обработки сигналов.

Цель изобретения - расширение функциональных возможностей в области применения устройства путем обеспечения возможности суммирования-по модулю m с накоплением и представле- Q нием результата в позиционном единичном коде.

На фиг.1 изображена блок-схема устройства; на фиг.2 - пример выполнения первого преобразователя кодов 5 в общем случае; на фиг.З - то же, для случая , .

Параплельньй счетчик по модулю m - дешифратор количества единиц в поразрядном двоичном коде (фиг.1) 20 содержит блок 1 упорядочивания еди- ниц, имеющий в своем составе логические ячейки 2, KoTop ie расположены в виде треугольной матрицы размерностью (m+n-1) (n+m-1), с нуме- 25 рацией строк снизу вверх и столбцов - справа налево, каждая логическая ячейка имеет два входа и два выхода и содержит элемент И 3 и элем.ент ИЛИ 4, первые и вторые входы которых -зд {ШЛЯЮТСЯ соответственно первым и вто- рым входами логической ячейки, выход элемента И является первым выходом логической ячейки, а выход элемента ИЛИ - вторым ее выходом. Вторые входы всех логических ячеек первой строки и первый вход последней логической ячейки первой строки являются входами блока 1 упорядочивания единиц, вторые выходы первых логических ячеек всех строк и первый выход логической ячейки последней строки являются выходами блока упорядочивания единиц; второй выход каждой последую щей ячейки каждой строки соединен с первым входом предыдущей ячейки той же строки, первый выход каждой L-Й логической ячейки, кроме последней в данной строке, соединен с вторьм вхо- дом i-й логической ячейки последующей строки, выход последней логичес- 50 кой ячейки каждой предьщущей строки соединен с первым входом последней логической ячейки последующей строки. . Устройство содержит также первую группу 5 ключей 6 и вторую группу 7 клю- 55 чей, первый 8 и второй 9 преобразователи кодов, регистр 10, информационные входы регистра 10 подключены к

35

40 -

45

со об не гр ко ля ды да п ин Вы ни да ра вт ро ве ра по со вт Уп ет ус

эл НЕ ко пр ды n+ ля с ты ст n+ ко

жа соэл

об

та и ли ин да эт вр ки до вх но

Q

5

20 25 зд 0 . 5

5

0 - m

5

соответствующим выходам второго преобразователя 9 кодов, а выходы соединены с информационными входами второй группы 7 ключей, управляющие входы которых подключены к первому управ,- ляющему входу 11 устройства, а выходы - к соответствующим первым m входам блока 1 упорядочивания единиц, п остальных входов которого являются информационными входами устройства. Выходы блока 1 упорядочивания единиц соединены с информационными входами первой группы 5 ключей 6, управляющие входы которых подключены к второму управляющему входу 12 устройства, а выходы соединены с соответствующими входами первого преобразователя 8 кода, выходы которого подключены к выходам уст:ройства и соединены с: соответствующими входами второго преобразователя 9 кодов. Управляющий вход регистра 10 является третьим управляющим входом 12 устройства.

Первый преобразователь 8 кодов (фиг.2) имеет в своем составе элементов И 13, п+т-1 элементов НЕ 14 и m элементов ИЛИ 15, выходы которых являются выходами первого преобразователя 8 кодов. Первые входы элементов И 13 являются первыми- n+m-1-входами первого преобразователя 8 кодов, входы которого, начиная с второго, соединены через элеме« ты НЕ 14 с вторыми входами соответствующих предыдущих элементов И,- n+m-вход первого преобразователя кодов соединен с входом n+m жайшее целое, не меньшее m число), а jвходы каждого i-ro элемента ИЛИ 15 соединены с выходами i-ro, i+m-ro ..о элементов И 13 (i+m п+т).

Устройство работает следующим образом.

Перед началом работы на вход Установка О регистра подается импульс и в регистре 10 результата устанавливается нулевое значение. Затем на информационные входы устройства подается анализируемый код. Пусть в этом коде имеется г единиц. Через время, равное (п+т) времени ) задержки элементов И, ИПИ блока 1 упорядочивания единиц,, на информационных входах первой группы 5 ключей 6 с номерами от 1 до . г появляются поJSr

го элемента ИЛИ

блитенциалы, соответствующие логической 1. После этого на бход 12 подается управляющий сигнал, разрешающий выдачу информации в первый преобразователь 8 кодов, в котором определяется граница между массивом единиц и массивом нулей, т.е. если на входы блока 8 поступило г единиц, то с выходов элементов ИЛИ 15 снимается только одна логическая единица.

Таким образом, сумма единиц представлена единичным, позиционным кодом (дешифрирована) и может быть использована для дальнейшего вычислительного процесса. Одновременно с выдачей информации во внешние цепи полученная сумма записывается в регистр 10, пройдя преобразование во втором преобразователе 9 кода (тем. самым осуществляется преобразование единичного поз иционного кода суммы в двоичное число, количество единиц в котором-равно сумме количества единиц исходных чисел). Второй и последующие циклы отличаются от первого только тем, что во втором и последующем перед началом циклах подается управляющий сигнал на вход 11

второй группы 7 ключей для.осущест- суммирования накопленной суммы единиц по модулю m и нового значения входного кода.

Введение новых элементов и связей позволяет расширить функциональные возможности устройства - осуществлять накопление информации о входном контролируемом коде,, получить результат суммирования по модулю m в единичном позиционном коде, удобном для применения в управляющих устройствах.

формула изобретения

Параллельный.счетчик по модулю m - дешифратор количества единиц п-разрядном двоичном коде, содержащий блок упорядочивания единиц и имеющий в своем составе конические ячейки, которые расположены в виде треугольной матрицы размерностью .(m+n-1) (n+m-1), с нумерацией стро снизу вверх и столбцов справа нале каждая логическая ячейка имеет дв входа и два выхода и содержит элемент ИЖ, первые и вторые входы ко рых являются .соответственно первым и вторым входами логической ячейки выход элемент а И является перйым в

1420666

ходом логической ячейки, а выход элемента ИЛИ является вторым выходом логической ячейки, вторые входы всех логических ячеек первой строки и первый вход последней логической ячейки первой строки являются входа

элементов

ми блока упорядочивания единиц, вторые выходы первых логических ячеек всех строк и первый выход логической ячейки последней строки являются выходами блока упорядочивания единиц, второй выход каждой последующей логической ячейки каждой строки соединен с первым входом предыдущей логической ячейки той же строки, первый выход каждой i-й логической ячейки, кроме последней в данной строке.

соединен с вторым входом i-й логической ячейки последующей строки, первый выход последней логической ячейки каждой предадущей строки соединен с первым входом последней логической ячейки последующей строки, о тличающий ся тем, что, с целью расширения функциональных возможностей, в устройство введены первая и вторая группы ключей, первый и второй преобразователи кодов и регистр, информационные входы которого подключены к соответствующим выходам второго преобразователя .кодов, а выходы соединены с информационными входами второй группы ключей, управляющие входы которых подключены к первому управляющему входу устройства, а выходы - к соответствующим первым m входам блока упорядочивания единиц, п остальных входов которого являются информационными вхо- дами устройства, выходы блока упорядочивания единиц соединены с информационными входами первой группы ключей, управляющие входы которых подключены к второму управляющему входу устройства, а выходы соединены с соответствующими входами первого преобразователя кода, выходы которого подключены к выходам устройства и соединены с соответствующими входами второго преобразователя кодов, управляющий вход регистра является третьим управляющим входом устройства, причем первый преобразователь кодов имеет в своем составе п+т-1

И, n+m-1 элементов НЕ и m элементов ИЛИ, выходы которых являются выходами первого преобразователя кодов, первые входы элементов

И являются первыми n+m-1 входами первого преобразователя кодов, входы первого преобразователя кодов, начиная с второго, соединены через эле- менты НЕ с вторыми входами предыдущего элемента И, п+га-вход первого преобразователя кодов соединен с

n+m-ra

il- -го элемента ИЛИ

ближайшее целое не меньшее

m

число), а j-e входы каждого 1-го

элемента ИЛИ соединены с выходами i-ro, i+m... элементов И (i + m 6 n + m).

Изобретение, может быть использовано в процессах цифровой обработки сигналов.. Цель изобретения - расширение функциональных возможностей устройства. Счетчик содержит блок 1 упорядочивания единиц, логические ячейки 2, элемент И 3 и элементИЖ4. Введение группы 5 и 7 ключей 6, преобразователей 8 и 9 кодов, регистра 10 и образование новых функциональных связей обеспечивает возможность суммирования по модулю m с накоплением и представлением результата в по.- зиционном единичном коде. 3 ил. иг I S с сл

0Ui. 2

II

«M

+.

II c;