Устройство для функционального контроля цифровых интегральных схем Советский патент 1988 года по МПК G01R31/3181 

кими рабочими частотами за счет исклю-|о точника управляющих сигналов (не показан) . Вторые входы дополнительных триггеров 21 и 22 подключены к выходу блока 23 коррекции, соединенного также с первыми входами триггеров 24 и 25 и выходом элемента И-НЕ 26. Выходы триггеров 21 и 22 соединены с вторыми входами триггеров 7 и 8. Первьй вход блока 23 коррекции, образованный вторым входом триггера 24,

чения возможности неоднозначной работы триггеров и, следовательно, отсутствия зоны неопределенного состояния узлов устройства.

На фиг.1 изображена функциональ- 15 ная схема устройства для функционального контроля ИС по одному вьшоду на фиг.2 - временные диаграммы, поясняющие работу устройства (диаграммы приточника управляющих сигналов (не показан) . Вторые входы дополнительных триггеров 21 и 22 подключены к выходу блока 23 коррекции, соединенного также с первыми входами триггеров 24 и 25 и выходом элемента И-НЕ 26. Выходы триггеров 21 и 22 соединены с вторыми входами триггеров 7 и 8. Первьй вход блока 23 коррекции, образованный вторым входом триггера 24,

Изобретение относится к контрольно-измерительной технике и может быть использовано в устройствах контроля динамического функционирования цифровых интегральных схем. Устройство содержит блок 1 аналоговых компараторов, D-триггеры 7 и 8, триггеры 4 и 5 памяти, выходной триггер 6, блок 9 задержки, блок 10 коммутации. Введение блока.23 коррекции, D-тригге- ров 21 и 22 и входной клеммы 27 исключает возможность неоднозначной работы триггеров, следовательно, от- сутствует зона неопределенного сое- тояния узлов устройства. 2 ил. /л

ведены для случая установки строба на 20 подключен к входной клемме 27, служазначение, равное периоду контроля).

Устройство содержит блок 1 анало- roBLK компараторов, выполненный на усилителях 2 и 3, триггеры 4 и 5. памяти, выходной триггер 6 Д-триггеры 25 7 и 8, блок 9 задержки, блок 10 коммутации, выполненный на элементах И 11 и 12 и liJIH 13, клемму 14 для подключения объекта контроля, входные

клеммы 15-17, выходную клемму 18, источники 19 (L 1 ) и 20 („2)

опорных напряжений, D-триггеры 21 и 22, блок 23 коррекции, вьшолненный на триггерах 24 и 25 и элементе И-НЕ 26, и входнзпо клемму 27. Первые входы усилителей 2 и 3 блока 1 аналоговых компараторов соединены с клеммой 14 для подключения испытуемой ИС, вторые входы усилителей 2 и 3 раздельно соединены с источниками 19 и 20 опорных напряжений, задающих программируемые значения 1 и О соответственно, выходы усилителей 2 и 3 раздельно соединены с первыми входами триггеров 4 и 5 памяти.

вторые входы которых соединены,с входной клеммой 15, входом блока 9 задержки, первыми входами D-триггеров 7 и 8. Выходы триггеров 4 и 5 раздельно соединены с первыми входами логических элементов И 11 и 12, обра- зующих первый и второй входы блока 10 коммутации, выходы триггера 7 раздельно соединены с вторыми входами этих элементов, образующими третий и четвертый входы блока 10 коммутации. Первьц вход выходного триггера 6 соединен с выходом блока 10 коммутации, второй вход выходного триггера 6 сое5

0

5

0

5

щей для подключения источника тактовых импульсов контроля (не показан), по которым производится вьщача эталонной информации и управляющих сигналов каждого периода контроля. Второй вход блока 23 коррекции,образованный вторым входом триггера 25, подключен к входной клемме 15 устройства.

Первьй и второй входы элемента И-НЕ 26 блока 23 коррекции соединены соответственно с неинвертирующим выходом триггера 24 и инверсным выходом триггера 25, на третий вход которого подается О, а четвертый вход используется для начальной установки. Усилитель 2 конструктивно объединён с триггером 4 памяти и вьтолнен на микросхеме 597СА1 с инверсией по стробирующему входу, триггеры 6-8, 21, 22, 24,25 выполнены на микросхемах 500ТМ231, блок 10 коммутации - на микросхеме 500ЛК117, блок 9 задержки - на микросхемах серии 500 (например 500ЛП116), элемент И-НЕ 26- на микросхеме 500ЛМ105.

Устройство при контроле ИС по одному выводу работает следующим образом.

На входную клемму 14 устройства поступает выходной сигнал с испытуемой ИС с заданной частотой контроля (фиг.2а). В блоке 1 аналоговых компараторов выходные сигналы ИС сравниваются с уровнями 1 и О, задаваемыми источниками 19 и 20 опорных напряжений. На входную клемму 16 и,следовательно, на первый вход триггера 21 поступает сигнал эталонной информа

ции (фиг.26), на входную клемму 17 (первый вход триггера 22) постоянно поступает сигнал разрешения контрол разрешаю1ций работу, выходного триггера 6. По достижении контролируемым сигналом уровня О (фиг.2а, момент времени t) срабатывает усилитель 3 блока 1 аналоговых компараторов и н его выходе формируется сигнал, пока занньй на фиг.2в). Аналогично в момент времени t срабатывает усилитель 2 (фиг.2 г).

На входную клемму 27 - второй вх триггера 24 блока 23 коррекции, по- ступают тактовые импульсы, обозначащие начало каяздого периода контроля (фиг.2 д). Выход триггера 24 устанавливается в 1 по переднему фрон

тактового импульса. Выход триггера 114II

устанавливается в Г по переднему фронту строб-импульса, поступающего на клемму 15 (фиг.2е) или по сигнал начальной установки, подаваемому перед началом работы. При поступлении первого тактового импульса на выход триггера 25 присутствует 1, на выходе триггера 24 устанавливается 1 и на выходе элемента И-НЕ 26 формируется передний фронт скорректиро ванного тактового импульса первого периода контроля (фиг.2 ж). При это выходы триггеров 24 и 25 (фиг.2з, 2и устанавливаются в О

на этом за

канчивается формирование скорректированного тактового импульса.

По переднему фронту скорректированного импульса в триггеры 21 и 22 (фиг.2 к) заносится эталонная и управляющая информация с клемм 16 и 17 для. первого такта контроля. При поступлении второго тактового импульса выход триггера 24 вновь устанавливается в 1, а выход триггера 25 продолжает оставаться в О, По строб- импульсу первого такта контроля выход триггера 25 устанавливается в 1 и просходит формирование второго скорректированного импульса на выходе элемента И-НЕ 26 (фиг.2 ж). По переднему фронту строб-импульса первого такта происходит перепись информации с триггеров 2.1 и 22 на триггеры 7 и 8 (фиг.2 л) и запоминание на триггерах 4 и 5 (фиг.2 м, о) состояния на выходе компараторов 2 и 3. По второму скорректированному тактовому импульсу на триггеры 21 и 22 записы0

5

о нию

5

Q

30915

вается эталонная и управляющая информации для второго такта контроля.

Выходные сигналы, поступающие с прямого и инверсного выходов триггера 7 (эталонная информация) на входы блока 10 коммутации, разрешают прохождение сигналов с выходов триггеров 4 и 5 па шти на вход выходного триггера 6. Выходная информация с выхода блока 10 коммутации посредством задержанного в блоке 9 строб-импульса переписывается в триггер 6, при сигнале разрешения с выхода триггера 8. Если контролируемая импульсная последовательность сигналов совпадает по своим уровням с заданными значениями О и 1, а также соответствует своему ожидаемому местоположе, фиксируемому строб-импульсом, то на выходе триггера 6 сигнал отсутствует. Это означает, что контролируемая ИС является годной. В против- ном случае на выходе триггера 6 формируется сигнал, означающий неисправность контролируемой ИС.

Q

5

0

5

0

5

Формула изобретения.

Устройство для функционального контроля цифровых интегральных схем, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триг- ;гер, блок задержки, блок коммутации, три входных и выходную клеммы, клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами тригге- ,ров памяти, вторые входы которых сое- динены с входом блока задержки и . первой входной клеммой, выходы триггеров памяти раздельно соединены с первым и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, первые входы первого и второго триггеров соединены с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки - с вторым входом выходного триггера, третий вход которого соединен с выходом второго триггера, от5143091

личающееся тем, что, с целью повышения достоверности контроля цифровых интегральных схем с высокими рабочими частотами, в него введена чет- вертая входная клемма, блок коррекции, третий и четвертьй триггеры, первые входы которых раздельно соединены с второй и третьей входными клеммами.

а

J

в

н 3

и

fi

JJ

м о

Г1

ли

X

-f

i/oir. Mm/

f

л