Устройство для функционального контроля больших интегральных схем Советский патент 1984 года по МПК G01R31/317 

1 Изобретение относится к контрольно-измерительной технике, а более конкретно к измерительному оборудованию для полупроводниковых приборов и может быть использовано в системах автоматического контроля динамического функционирования цифровых узлов электронной аппаратуры. Известно устройство аналогового назначения, содержащее компараторы iiQii 1 подключенные своими входами к контролируемой БИС, схему управления строб-импульсами, связанную с компараторами, коммутатор, входы которого раздельно соединены с выходами компараторов и входной клеммо для подключения источника эталонной информации, а выход коммутатора соединен с выходной клеммой для подключения средств обработки результат контроля C1} . Недостатком известного устройства является относительно низкая частота контроля. Наиболее близким техническим решением к предлага.емому является устройство, содержащее сопрягаемую цепь состоящую из инвертора и параллельно соединенных диодно-резистивных це почек, контактное устройство для включения испытуемой БИС, блок анало говых компараторов, пять триггеров, два из которыхJJ-триггеры памяти, а осталь нЫе R -триггеры, узел коммутации, выполненный на логических эле ментах И-НЕ, блок коммутации, образованный двумя логическими элементами И-НЕ и четьфехвходовым элементом ИЛИ, линию задержки, инвертор, . два логических элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, шесть входных клемм для подключения источников управляющих сигнало и выходную клемму для вывода результата контроля на информационную обра ботку 2J . Недостатком данного устройства является относительно низкая частота контроля БИС, обусловленная наличием зон неопределенного состояния узлов устройства, имеющих место в начале и конце контролируемого периода, Ширин этих зон определяется разбросом задержек распространения управляющих сигналов, поступающих наR-входы В -триггеров и входы логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а также шириной стробирующего сигнала, посту пающего на вторые входы)-триггеров и через линию задержки - fta входы ло 7 гических элементов И-НЕ блока коммутации. Так, при выполнении узлов устройства на микросхемах ЭСЛ-логики (например, серии 500), имеющих задержки переключения сигналов порядка 3-4 НС, точности установки указанных управляющих сигналов относит тельно друг друга порядка +1-2 не и длительности стробимпульса 3-5 не ширина указанных зон составит 10-15 не. Для гарантированного обеспечения достоверности контроля строб-импульс необходимо устанавливать так, чтобы его длительность не перекрывалась |шириной зоны, т,е, не позднее, чем за 10-15 НС до конца периода. Если, например, период контроля равен 100 НС, то строб-импульс устанавливают в интервале 5-85 не. Это приводит к снижению частоты функционального контроля, поскольку с увеличением частоты уменьшается рабочий интервал, где возможно установление строб-импульса. При этом известное устройство обеспечивает лишь контроль БИС с рабочими частотами, не превьш1ающими 20 МГц (50,0 не), в противном случае не исключена возможность попадания контролируемого сигнала в зону неопределенности с низ|кой достоверностью контроля. Цель изобретения - повышение частоты контроля путем уменьшения ширины зон неопределенности. Поставленная цель достигается тем, что в устройстве для функционального контроля БИС, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триггер, блок задержки, блок коммутации, три входные и выходную клеммы, клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые входы которвк соединены с входом блока задержки и первой входной клеммой,выходы триггеров памяти раздельно соединены с первым и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, выходной,.первый и второй триггеры вьтолнены в виде -триггеров, первые входы первого и

второго триггеров раздельно соединены с второй и третьей входньми клеммами устройства, вторые входы указанных триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки - с вторым входом вьгходного триггера , третий вход которого соединен с выходом второго триггера.

При таком вьтолнении предлагаемое устройство позволяет исключить влия ние на ширину зоны задержек распространения управляющих сигналов, поступающих на D -входы управляющих триггеров (первого и второго) з.а счет одновременного стробирования триггеров памяти и управляющих триггеров а также исключить влияние длительности строб-импульса на ширину зоны за счет привязки работы выходного триггера к временному положению задержанного строб-импульса и тем самым свести ширину зоны неопределенности к точности установки управляющих сигналов относительно друг друга, т, е, к 1-2 НС. Это, в свою очередь, позволило значительно повысить частоту контроля (до 100 МГц при длительности строб-импульса 5 НС, т.е. в 5 раз по,

сравнению с известным техническим решением).

На фиг. 1 изображена функциональ-: ная схема устройства для функционального контроля БИС по одному выводуJ на фиг. 2 - временные диаграммы, поясняющие работу устройства.

Устройство содержит блок 1 аналоговых компараторов, вьшолненный на усилителях 2 и 3, триггеры 4 и 5 памяти,выходной триггер 6, триггеры 7 и 8, блок 9 задержки, блок 10 коммутации, вьшолненный на логических элементах И 11 и 12, ИЛИ 13, клемму 14 для подключения объекта контроля, входные клеммы 15-17 и выходную клемму 18.

Первые входы усилителер 2 и 3 блока 1 аналоговых компараторов соединены с клеммой 14 для подключения контактного устройства с испытуемой БИС (не показано). Вторые входы усилителей 2 и 3 соединены с источниками 19 (,.) и 20 (Ыонр) опорных напряжений, задающих программируемые значения логических уровней 1 и О соответственно. Выходы усилителей 2 и 3 раздельно соединены с первыми входами триггеров 4 и 5 памяти.

предназначенных для запоминания выходных состояний соответствующих усилителей. Усилитель 2 конструктивно объединен с триггером 4 памяти и выполнен на микросхеме 597СА1. Аналогичным образом усилитель 3 совмещен с триггером 5 в указанной микросхеме. Вторые входы триггеров 4 и 5 соединены с первыми входамиТ)-триггеров 7 и 8, входом блока 9 задержки и входной клеммой 15 устройстваi Триггер 7 служит для временного хранения сигнала управления выбором соответствующего коммутатора, триггер 8 - для временного хранения сигнала управления работой выходного триггера 6, служащего для формирования сигнала, несущего информацию о результате контроля (годен-брак). Триггеры 6-8 выполнены на микросхемах 500ТМ23 Выходы триггеров 4 и 5 памяти раздельно соединены с первыми входами логических элементов И 11 и 12, образующими первый и второй входы блока 10 коммутации; выходы триггера 7 раздельно соединены с вторыми входами этих элементов, образующими третий и четвертый входы блока 10 коммутации. Логические элементы И 11 и 12 для пропускания сигналов с выходов триггеров 4 и 5 памяти на логический элемент ИЛИ 13 по сигналам управления с триггера 7. Логический элемент ИЛИ 13 предназначен для пропускания сигналов на вход выходного триггера 6. Блок 10 коммутации выполнен на микросхеме 500 ЛК 117. Второй вход выходного триггера 6 соединен с выходом триггера 8, а третий вход триггера 6 - с выходом блока 9 задержки, служащего для задержки стробимпульса, поступающего на входную клемму 15 устройства, на время переключения триггеров 4 и 5 и элементов блока 10 коммутации (в данном случае время задержки составляет 6 не). Блок 9 задержки выполнен на микросхемах серии 500. Входная клемма 16 служит для подключения источника эталонной информации (не показан), входная клемма 17 - для подключения источника управляющих сигналов записи-считьгоания информации (не показан),а выходная клемма 18 - для подключения средств обработки информациирезультата контроля(не показаны).

Работа устройства при контроле . БИС по одному выводу происходит следующим образом. На входную клемму 14 устройства (входы усилителей 2 и 3 блока аналоговых компараторов) поступает импульсная последовательность (отклик испытуемой БИС на воздействие) с заданной частотой контроля (фиг, 2а), В блоке 1 аналоговых.компараторов происходит сравнение сигналов этой последовательности суровнями 1 и 0, задаваемыми источниками 19 и 20 опорных напряжений. На входную клемму 16 и, следовательно, второй вход триггера 7 поступает сигнал эталонной информации (фигч 2§), на входную клемму 17 (второй вход триггера 8) поступает сигнал ,управления работой выходного триггера (фиг, 26)-, По дос тижении контролируемым сигналом уровня О (фиг, 2cfj момент времени t ) срабатывает усилитель 3 блока 1 аналоговых компараторов, и на его выходе формиру втся сигнал, показанньй на фиг, 2.Аналогичным образом в момент времени t 2 срабатьшает усилитель 2 (фиг, 2о), С приходом стробирзтощего импульса на входную клемму 15 и. следовательно,вторыевходы триггеров 4-8 (фиг, момент времениtg), в последние записьшается информация, установленная на первых входах наз ванных триггеров. При этом на выходе триггера А устанавливается сигнал, показанный на фиг, , На выходе триггера 5 - сигнал, показанный на фиг, 2j; на прямом и инверсном выходах триггера 7 - сигналы,показанные: на фиг, 2йуЛ, соответственно на вькоде триггера 8 - сигнал, изоб-раженный на фиг. 2, Выходные сигналы, поступающие с. прямого и инверсного выходов триггера 7 на входы блока 10 коммутации, разрешают прохождение сигналов с выходов триггеров 4 и 5 памяти на вход выходного триггера 6, Если,на входную клемму 16 (первьй вход триггера 7) приходит 1, то через блок 10 коммутаций разрешено прохождение сигнала с выхода триггера 4, если О, то проходят сигналы с выхода триггера 5. Выходная информация с выхода блока 10 коммутации (фиг. ) посредством задержанного в блоке 9 стробимпульса (фиг, 2н, момент времени / ) переписывается в триггер 6 йри сигнале разрешения с выхода триггера 8 (О - сигнал разрешения, 1 - сигнал запрета). Если контролируемая импульская последовательность сигналов соответствует по своим уровням я заданным значениям О и 1, а также соответствует своему ожидаемому местоположению, фиксируемому стробимпульсом, поступающим на входную 1слемму 15, то на выходе триггера 6 сигнал отсутствует. Это означает, что контролируемая БИС является год- ной, В противном случае на выходе триггера б формируется сигнал несоответствия входной импульсной поеледовательности заданньы значениям, т, е, сигнал Брак (фиг, 20, момент временк-Ь ). Таким образом, в предлагаемом устройстве обеспечивается одновременная запись-сигнальной и управляющей информации в соответстующие триггеры памяти и управляющие триггеры посредством строб-импульса. Тем самым исключаются задержки распространения управляющих сигналов в узлах устройства, влияющие на ширину зоны неопределенности. Кроме того, изменение пути прохождения строб-импульса с выхода блока задержки на выходной триггер (не через блок коммутации, как имеет место в известном устройстве, а.минуя его) также позволило исключить влияние длительности стробимпульса на ширину зоны неопределенности, Преимущество предлагаемого устройства заключается в повьшении частоты и, следовательно, достоверности контроля схем с высокими рабочими частотами.

8

УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ . СХЕМ, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триггер, блок задержки, блок комму тации, три входные и выходные клеммы клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые входы которых соединены с входом блока задержки и первой входной клеммой, выходы триггеров памяти раздельно соединены с первым ;и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выг ход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, отличающееся тем, что, с целью повьшения частоты контроля ; путем уменьшения ширины зон неопределенности, выходной, первый и второй триггеры вьшолнены в виде iD-тригге§ ров, первые входы первого и второго (Л триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки с вторым входом выходного триггера, третий вход которого соединен с высо ходом второго триггера. о 00 ч1