Устройство для формирования интегральных характеристик модулярного кода Советский патент 1989 года по МПК H03M7/18 

1

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, работающих в непозици- онных системах счисления, для выполнения немодульных ьпераций.

Цель изобретения - расширение области применения за счет возможности применения в модулярных арифметических устройствах с плавающей запятой. .

На чертеже представлена структурная схема устройства для формирования интегральных характеристик модулярного кода.

Устройство содержит входы 1.1, 1.2,...,.К (К - число оснований модулярной системы счисления), группу регистров 2.1, 2.2,...,2.К, элемент 3 задержки, блоки 4.1, 4.2,..., 4.К-1 суммирования вычетов соответственно по модулям т.,, т,.. .,m, преобразователь 5 интервального индекса, первы 6.1 и второй 6.2 блоки сравнения с порогом, сумматоры 7.1, 7.2,...,7.К-2, триггер 8, анализаторы 9.1, 9.2,...,9.К-1 и 10 индексов знаковых чисел, регистр 11 младшей цифры полиадического кода чисел счетчики 12.1, 12.2,...,12.К-1 соответственно по модулям т, тз,...,т элементы ИЛИ 13.1, 13.2,...,13.К-1, элементы И 14.1, 14.2,...,14.К-2, группу элементов , формирова- .тели 16.1, 16.2,...,16.К-1 номера формирующего множителя, выход 17 номера нормирующего множителя, выходы 18.1, 18.2,...,18.К симметрического полиадического кода, выход 19 машинного интервального индекса числа.

выход 20 интервального индекса, выход 21 симметрической поправки Амербаева, выход 22 поправки Амербаева и выход 23 знака числа.

Элемент 3 задержки представляет собой цепочку из Т Jl.og,K последовательно соединенных регистров (через хС обозначается наименьшее лое число, не меньшее х).

Блок 4.1 суммирования вычетов по модулю mj, системы счисления (i 1,2,...,К-1) имеет Т-каскадную конвейерную структуру и реализуется на функциональных преобразователях, регистрах, сумматорах по модулю т., с формированием переполнения, элементе задержки и схеме формирования числа переполнений. Блок 4.1 суммирования вычетов имеет i+1 вход.

Преобразователь 5 интервального индекса вьтолнен на основе постоянного запоминающего устройства, обладающего емкостью 2 слов

разрядностью бит. Б его память по адресу IK записывается набор констант, J , где

л I -

1((, если 1ц : m

с

«J

I к - Гоц, если Шд, о, если Х/год О ,

И, если i/m, 0,

л

1ц 0,1 ,... ,т -1 I, m - произвольное натуральное число, выбираемое из условия тк 7 2тй + К-2.

Первьй блок 6.1 сравнения с порогом на своем выходе формирует признак S tu; , где

О, если X, m/2.

Vi (р2, 1з) Xj, Л5, S-, Sj

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, работающих в непозиционных системах счисления, для выполнения немодульных операций. Цель изобретения - расширение области применения за счет возможности применения в модулярных арифметических устройствах с .плавающей запятой. Устройство содержит входы 1.1, 1.2,..., 1.К (К - число оснований модулярной системы счисления), группу регистров

( 1, если X, | iR/2,

х - величина, подаваемая на первой схемы 6.1 сравнения, X, с iO,1;...,m,-1.

Второй блок 6.2 сравнения гом на первом и втором своих дах формирует соответственно ки S, , где

d,

г

0,если Ij (m.-1)/2,

1,если I, (m,-1)/2,

0,если I, (,

1,если 1 (т„-1)/2.

4, i ,1ji 1з, Xj е 0,1,...,mi-1J Сумматор 7.i (i 2,3/...,К-2)

- отрицание булевой величины 20

1 - величина, подаваемая

второй схемы 6.2 сравнения I с ( О,

™2, 3 реализован на основе постоянного за-.

Первый сумматор 7.1 реализован.нд поминающего устройства, обладающего .основе постоянного запоминающего уст- 25 емкостью 2 разряднос- ройства, обладающего емкостью 2

разрядностью b ,42 +4 бит (Ь;, Jlog- m U.C)

разряднос тью b ,42 +4 бит (Ь;, Jlog- m U.

слов разрядностью Ьз 3 бит (bj В его память по адресу Ри,+ logjmjC). В его память по адресу + 2 ,, записываете; 21з записывается набор величин бор величин

logjmjC). В его память по адресу -г -i,., записывается на i X|,.,j, d ,4., S,-4,, еГ,, при i 2,3,...,К-3

L : хк, 4 , S , Я , Sr при i К-2

I

где X - lpj.i + IjUj, J 4,5,...,K,

rt- I ..- n J4

Vi(f,4.. lu,)

87 Ле- t-ip , S e , 1 4,5,...,K-1; S- Я-ы- , S J-w ,

35

и

0,если|р,., (ino-1)/2

1,если1|)к-1+11м Xmo-1)/2

0,ecлиf.1+ I i (mo-1)/2,

при этом

0,если g 7 (mj-1)/2,

1,если Xg (mg-1)/2.

u;j

cf.

Wc

0, еслирр.,+1(т5-1)/2, 45

1,если1р., +lU, too-1, 0, если PK-I+ I 4

ы

1, если j,+ij (mj-1)/2,

0,если Xf mj-1,

1,если X j mj-1;

1, если f,, + I 7 1По-1, Й0, rff, Й и d - отрицания булевых ве- Ш1чин 4j , (fj , /1 и сГ соответственно,

И) Pi, е ...,i+1b I f+lje 0,1

m i 2,3,...,К-2.

Анализаторы 9.j (j 1,2,...,К-2) ди 9.K-1 индексов знаковых чисел слу0, если., + Ij , - щ, формирования соответственно

gg симметрических поправок Амербаева 6 л,

1, если р f.,+ I , 7 me-1.

и б по правилам

и

e,v, S,,,4,VS,.4j.4,,V..VS;.4i.4,...4j., б SV, 4ys;.,-4.,dV...V ...d., d.

где Xj Ijnij, S, 5- u;.

S3 3 ,

Ы

t

О, если х, « (inj-1)/2, . 1, если xj (m5-1)/2, О, если ,(, .1, если р +1эХт5-1)/2,

0,если f, + ij fflj-l,

1,если р -t I -ymj-l.

5 - отрицание булевой величины

4, i ,1ji 1з, Xj е 0,1,...,mi-1J Сумматор 7.i (i 2,3/...,К-2)

лизован на основе постоянного за-.

поминающего устройства, обладающего емкостью 2 разряднос-

разрядностью b ,42 +4 бит (Ь;, Jlog- m U.C).

В его память по адресу Ри,+ + 2 ,, записываете; ор величин

и

to

0,если|р,., (ino-1)/2

1,если1|)к-1+11м Xmo-1)/2

0,ecлиf.1+ I i (mo-1)/2,

1,если f.,+ I (mo-1)/2,

0,если|р., ,

1,если1р., +lU, too-1, 0, если PK-I+ I 4

ы

симметрических п

и б по правилам

Анализатор 9.i индексов знаковых чисел (i 1,2,...,К-1) может быть ;реализован с помощью i элементов И iH (i+1) - входового элемента ИЛИ.

Анализатор 10 индексов знаковых 1чисел по своей структуре аналогичен анализатору 9.1 индексов знаковых чисел и служит для формирования поправки Амербаева

;б svsK.,,.jcr.jcrv...vs. ..

i.-.d., /.

На выходе элемента И 14.1 формируется двузначная величина

де ),

l.i--.)r и 0.-/(С-1 I

формируемые

величины, на первом и втором выходах j-ro элемента ИЛИ (J 1,2,..,,К-1); отрицание булевой величины V; .

Формирователь 16.1 номера норми- |рующего множителя (1. 1,2, ...,К-1) реализуется на основе постоянного запоминающего устройства, обладающе- то емкостью 2 слов разряд- ностью jlog,logs т, M,,t Сбит. В

его память по адресу х , + записывается величина

X

1; Ilog.

М;,(. га ,,5)

- 1,

S - основаниехарактеристики, М -,

Кмi-1

П т: , М ,-.; П m

f:i Jzi

Mo 1

X

x, если x i ()/2, ,, если x , ()/2, с i 0,1 ... m;-1 i., :

Устройство для формирования интег- счетный вход счетчика 12.1 с выхода ральных характеристик модулярного 5 ° « поступает величина S. На кода работает следующим образом,

Молулярный код (х , X ,..., X |)

первом и втором выходах блока 6.2 формируются соответственно признаки

исходного числа X е -М, -М+1, ..., M-lJ, где Х; 1X1 . (1 1,2,...,К),

. к.-1 . М 1ПоМк-,, MK.I П т. (через lYIp

j4i

обозначается наименьший неотрицательный вычет, сравнимый с величиной Y по модулю р), через входы 1.1, 1.2,

Aj и Sj . Величины j (X) и IjCX) с второго выхода блока 4.1-2 сумми- CQ рования вычетов по модулю га ,,, и

первого выхода блока 4.1-1 суммирования вычетов по модулю m поступают соответственно на первый и второй входы сумматора 7.1-2 (1 3,4,...,Ю

...,1.К устройства принимается в ре- 55 который, суммируя по модулю т- входгистры 2.1, 2.2,...,2.К, после чего начинается операция формирования интегральных характеристик модулярного кода числа X.

ные вычеты, находит Оценку х lfi-,(X) ijCXX,. i-й цифры х1 симметрического полиадического кода числа X, а также формирует признак:

На первом такте работы остатки X , Х2,..., выходов регистров 2.1, 2.2,...,2.1 подаются на соответствующие входы блока 4.1-1 суммирования вычетов по модулю m . (1 2, 3,...,К), который начинает вычисление величин 1;(Х) и р; (X):

1,.(Х) i R,,j (Xj)l m,.,

.(X) mV tRbj«j b

где R,,-(X.) IM:;. .X,1 raj,

Mj,, M,

m

M,

П f«

Кроме того, вычет x с выхода пер- вого входного регистра 2.1 поступает в элемент 3 задержки.

По истечении Т-го такта работы устройства на первом и втором выходах блока 4.1-1 суммирования выче- тов по модулю ni;(i 2,3,...,К) появятся величины I .(х) и р;(х)) в это же время остаток X, появится на выходе элемента 3 задержки.

На (Т+1)-м такте остаток X,, совпадающий с первой цифрой х симметрического полиадического кода числа X, с вькода элемента 3 задержки передается в регистр 11, а также поступает на вход блока 6.1, на выходе

которого формируется признак S.

Величина 1г(Х) представляющая собой оценку х второй цифры х симметрического полиадического кода числа X, с первого выхода блока 4.1 суммирования вычетов по Модулю т, поступает на вход второго блока 6.2, а также передается в счетчик 12.1 по модулю т, через информационный его вход, на

счетный вход счетчика 12.1 с выхода ° « поступает величина S. На

первом и втором выходах блока 6.2 формируются соответственно признаки

Aj и Sj . Величины j (X) и IjCX) с второго выхода блока 4.1-2 сумми- рования вычетов по модулю га ,,, и

первого выхода блока 4.1-1 суммирования вычетов по модулю m поступают соответственно на первый и второй входы сумматора 7.1-2 (1 3,4,...,Ю,

который, суммируя по модулю т- входные вычеты, находит Оценку х lfi-,(X) ijCXX,. i-й цифры х1 симметрического полиадического кода числа X, а также формирует признак:

S j, Sj при i 3,

ST. , Sj при i 4.5,...,

K-t, S , f , S при i К.

Ha (2.1)-й и (2.1+1)-й входы анализатора 9.J индексов знаковых чисел подаются соответственно признаки Д,., и S f+f с второго и третьего выходов сумматора 7.1-1 (j 2,3,..., K-2i 1 2,3,...,j). На (2.1)-й и (2.1+1)-и входы анализатора 9.К-1 индексов знаковых чисел подаются соответственно признаки /1 р, и S j, с второго и третьего выходов сумматора 7.1-1 (J 2,3,...,К-2), а на (2.К-2)-й и (2.К-1)-й входы анализатора 9.К-1 индексов знаковых чисел подаются соответственно признаки & и S с второго и третьего вькодов сумматора 7.К-2. На первый, второй и третий вход анализатора 9.1 (i 1,2,...,К-1) индексов знаковых чи10

(Т+1)-м такте величина I ц(Х) с выхода блока 4.К-1 суммирования выче тов по модулю тк поступает на вход преобразователя 5 интервального ин декса, который на первом и втором своих выходах сформирует соответст венно величины 1(Х) и J(X). Величи на J(X) с второго выхода преобразо теля 5 интервального индекса посту пает на единичный вход триггера 8, на счетный вход которого с выхода анализатора 10 ивдексов знаковых чи сел подается величина б(X), в резул 15 тате на выходе триггера 8 формируется знак числа S(X) I J(X) + в(Х Полученные интегральные характеристики исходного модулярного кода

Х-, х-,..., х;, 1к(х), 1(х), е-(х),

9(Х) и S(X) снимаются соответственно с выходов 18.1, 18.2,..., 18.К, 19, 20, 21, 22 и 23 устройства.

На (Т+2)-м такте работы устройст ва содержимое счетчика 12.J

20

сел подаются соответственно признаки 25 (j 2,3,...,К-1) подается на вход

30

35

S , й и S с выхода блока 6.1, первого и второго выходов блока 6.2. На первый вход анализатора 10 индексов знаковых чисел с четвертого выхода сумматора 7.1 поступает признак Sj, а на (2.j-2)-й и (2.j-1)-й входы подаются соответственно признаки 11 и S : С четвертого и пятого выходов сумматора 7.j (j 2,3,..., К-3), на (2.К-6)-й и (2.К-5)-й входы анализатора 10 индексов знаковых чисел подаются соответственно признаки «г и S с четвертого и пятого выходов сумматора 7.К-2. Анализатор 9.J индексов знаковых чисел (j 1,2,..., Q К-2) формирует симметрическую поправку Амербаева 9у,(Х), которая с выхода анализатора 9.j знаковых чисел поступает на счетный вход счетчика 12.J+1, на информационный вход которого с первого выхода сумматора 7.j поступает оценка (з+2)-й цифры симметрического полиадического кода числа X. В результате коррекции сбответствзпощих оценочных значений в счетчике 12.J+1 будет получена (j+2)-я цифра x j4i +

45

элемента ИЛИ 13.J, а на первый и второй входы первого элемента ИЛИ 13.1 поступают соответственно величины х и Х2 с выходов регистра 11 младшей цифры полиадического код и счетчика 12.1 по модулю m,j. На прямом и инверсном выходах j-ro элемента ИЛИ 13.j (j 2,3,...,К-1) сформируются соответственно величины j . и Т-, а на выходе Д-го элемен та И l4.i (i 1,2,...,К-2) появится двузначная величина г. V,- Vj4f « ... 5v-i которая подается на управляющий вход i-ro формирователя 16.1 номера нормирующего множителя. Выходная величина j элемента ИЛИ 13.К-1 подается на управлякяций вход формирователя 16,К-1 номера нормирующего множителя. На первый и второй информационные входы первого формирователя 16.1 с выходов регист ра 1 1 и счетчика 12.1 по модулю m подаются соответственно величины х и Xj, а на первый и второй инфор

, (X) I fn . симметричного полиадического кода числа X.

На выходах анализаторов 9.К-1 и 10 знаковых чисел будут сформированы соответственно симметрическая поправка Амербаева 9 (X) и поправка Амербаева 10(Х) . Одновременно с этим на

- мационные входы формирователя 16,1 с выходов счетчиков 12.1 и 12.1+1 подаются соответственно вычеты х и (1 2,3,...,К-1). Так как среди булевых величин , ij ,...,

ЕС IK-4 значение может принимать лишь одна из них (обозначим ее номер через г е 1,2,...,К-1 то ненулевая информация (номер 1 нор мирующего множителя) появится на вы

(Т+1)-м такте величина I ц(Х) с выхода блока 4.К-1 суммирования вычетов по модулю тк поступает на вход преобразователя 5 интервального индекса, который на первом и втором своих выходах сформирует соответственно величины 1(Х) и J(X). Величина J(X) с второго выхода преобразователя 5 интервального индекса поступает на единичный вход триггера 8, на счетный вход которого с выхода анализатора 10 ивдексов знаковых чисел подается величина б(X), в резуль- тате на выходе триггера 8 формируется знак числа S(X) I J(X) + в(Х)|. Полученные интегральные характеристики исходного модулярного кода

Х-, х-,..., х;, 1к(х), 1(х), е-(х),

9(Х) и S(X) снимаются соответственно с выходов 18.1, 18.2,..., 18.К, 19, 20, 21, 22 и 23 устройства.

На (Т+2)-м такте работы устройства содержимое счетчика 12.J

(j 2,3,...,К-1) подается на вход

0

5

Q

5

элемента ИЛИ 13.J, а на первый и второй входы первого элемента ИЛИ 13.1 поступают соответственно величины х и Х2 с выходов регистра 11 младшей цифры полиадического кода и счетчика 12.1 по модулю m,j. На прямом и инверсном выходах j-ro элемента ИЛИ 13.j (j 2,3,...,К-1) сформируются соответственно величины j . и Т-, а на выходе Д-го элемента И l4.i (i 1,2,...,К-2) появится двузначная величина г. V,- Vj4f « ... 5v-i которая подается на управляющий вход i-ro формирователя 16.1 номера нормирующего множителя. Выходная величина j элемента ИЛИ 13.К-1 подается на управлякяций вход формирователя 16,К-1 номера нормирующего множителя. На первый и второй информационные входы первого формирователя 16.1 с выходов регистра 1 1 и счетчика 12.1 по модулю m подаются соответственно величины х и Xj, а на первый и второй инфор- мационные входы формирователя 16,1 с выходов счетчиков 12.1 и 12.1+1 подаются соответственно вычеты х и (1 2,3,...,К-1). Так как среди булевых величин , ij ,...,

С IK-4 значение может принимать лишь одна из них (обозначим ее номер через г е 1,2,...,К-1}, то ненулевая информация (номер 1 нормирующего множителя) появится на вы-.

ходе лишь формирователя 16.г. В результате на выходе групга.1 элементов ИЛИ, а следовательно, на выходе 17 устройства будет получен искомый номер нормирующего множителя, и на этом устройство для формирования ин тетральных характеристик модулярног кода свою работу заканчивает.

Таким образом, включение в соста предлагаемого устройства элементов И и ИЛИ, а также формирователей номера нормирующего множителя позволяет наряду с формированием наиболее употребительных интегральных характеристик модулярного кода определят номер множителя, умножение на который -исходного числа приводит к его I нормализации. Это дает возможность применять описанный .формирователь интегральных характеристик в модулярных арифметических устройствах конвейерного типа с плавающей запя- |той. Отметим, что так же, как и в Iпрототипе, входные данные в прецпа- |гаемое устройство могут поступать 1ежетактно, благодаря чему обеспечи- ;вается высокая пропускная способность .

Формула изобретения

i

Устройство для фop rapoвaния интегральных характеристик модулярного кода, содержащее К регистров, объединенных в группу, К - число моду- |лей системы счисления, входы кото- |рых являются входами устройства, |выход первого из К регистров группы соединен с первыми входами блоков суммирования вычетов по модулю m- j(i 2,3,...,К) и входом элемента задержки, выход которого- подключен к входу регистра, выход j-ro регистра группы подключен к j-му входу блока суммирования вычетов по модулю m,v (j 2,3,...,К); i j, j + i,...,,K первый выход блока сугф1ирования 1вычетов по модулю m. и второй выход блока суммирования вычетов по модулю nij соединены соответственно с первым и вторым входами (i-l)-ro сумматора (i 2,3,...,К-1), первый, второй и третий выходы i-ro сумматора подключены соответственно к информационному входу счетчика по модулю tn. , К (2.1+2)-му и (2.iV3)-My входам j-ro анализатора индексов знаковых чисел (j 2,3,...,К-1, i

0

15

0

- l,2,...,j-1), четвертый выход первого сумматора соединен с первым входом К-го анализатора индексов знаковых чисел, четвертьш и пятый выходы i-ro сумматора подключены соответственно к (2.1-2)-му и (2.1-1)- му входам К-го анализатора индексов знаковых чисел, выход i-ro анализатора ищ1;ексов знаковых чисел подключен к счетному входу счетчика по модулю m ,.. (i. 1,2,...,К-2), отличающееся тем, что, с целью расширения области применения за счет возможности применения в модулярных арифметических устройствах с плавающей запятой, в него введены блоки сравнения с порогом, триггер, К-1 элемент ИЛИ, К-2 элемент И, группа элементов ИНТИ, К-1 формирователь номера нормирующего множителя и преобразователь интервального индекса, вход которого подключен к выходу блока суммирования вычетов по модулю 5 tn, а первьй выход - к единичному входу триггера, счетный вход которого подключен к выходу К-го анализатора индексов знаковых чисел, вход первого блока сравнения с порогом подключен к выходу элемента задержки, а выход - к соответствующему входу первых (К-1)-го анализаторов индексов знаковых чисел и счетному входу счетчика по модулю т, вход второго блока сравнения с порогом соединен с вторым выходом сумматора по модулю га,.первьй и второй выходы второго блока сравнения с порогом соединены соответственно с соответствующими входами первых (К-1)-го, анализаторов индексов знаковьк чисел, первые и вторые входы первого элемента ИЛИ подключены соответственно к выходам регистра и выходам счетчика по модулю т, входы i-ro элемента ИЛИ подключены к выходам счетчика по модулю m j, (i 2,3,...,К-1), выход первого элемента ИЛИ соединен с первым входом первого элемента И, прямой выход i-ro элемента ИЛИ соединен с первым входом i-ro элемента И (i 2,3,...,К-2), инверсный выход 1-го элемента ИЛИ подключен к (i-j+i)-My входу j-ro элемента И (i 2,3,...,K-1i j 1,2,...и-1), первые и вторые информационные входы первого формирователя номера нормирующего множителя соединены соответственно с выходами регистра и

0

5

0

5

0

5

счетчика по модулю т, первые и вторые информационные входы i-ro формирователя номера нормирующего умножи- теля соединены соответственно с выходами счетчиков по модулю т и m j, (i 2,3,...,К-1), выходы элементов И подключены к управляющим входам соответствующих формирователей номера нормирующего множителя, прямой выход (К-1)-го элемента ИЛИ подключен к управляющему входу (К-1)-г6 формирователя номера нормирующего множителя, выходы одноименных разрядов формирователей номера нормируквде- 5метрической поправки Амербаева, выго множителя подключены к соответст-ходом поправки Амербаева и выходом

вующим входам соответствующего эле-знака устройства. - мента ИЛИ группы, выход которого яв

ляется выходом соответствующего разряда номера нормирующего множителя, выходы регистра и счетчиков по модулям m2, т,,...,тк, выход блока суммирования вычетов по модулю ш, второй выход преобразовтеля интервального индекса, выход (К-1)-го и К-го анализатора индексов знаковых чисел, выход триггера являются соответственно выходами симметрического полиадического кода, выходсм машинного интервального индекса,-выходом интервального индекса, выходом cmt