Запоминающее устройство на сегнетоэлектрических матрицах Советский патент 1962 года по МПК G11C11/24 

Известны запоминающие устройства на сегнетоэлектрическнх матрицах с полупроводниковыми схемами управления и восстановлением информации после считывания, сочетающие параллельный принцип действия с возможностью последовательноГ выдачи через магнитострикционную линию задержки. Эти устройства содержат блок адресной селекции с диодным дешифратором, регистры и усилители.

В предлагаемом запоминающем устройстве на сегнетоэлектрических матрицах для повышения надежности и быстродействия схемы управления связаны с матрицей посредством трансформаторно-реостатных цепей, позволяющих устранить накопление паразитных зарядов и производить считывание в форсированном режиме.

На фиг. 1 показана функциональная схема описываемого устройства; на фиг. 2 - трансформаторный способ связи схем управления и матрицы; на фиг. 3 - реостатный способ связи.

Описываемое запоминающее устройство содержит: сегнетоэлектрическую матрицу / на емкость /7-2 двоичных разрядов; адресный регистр-счетчик 2 на т двоичных разрядов с цепями произвольного задания адреса через ключи 3 или в порядке номеров с помощью пересчета (вход 4); диодный дешифратор 5 адреса, преобразующий показания регистра-счетчика 2 в селектирующий сигнал на одной из 2™ шин, управляющих соответствующей парой входных логических ключей 6-7, объединенных с усилителями записи-считывания; л-разрядный статический регистр 8 для приема записываемой и считываемой информации. Кроме того, в устройство входят: триггер 9 рода работы (запись или считывание); логические ключи W, 11 и 12 и формирователи 13 и 14 импульсов записи и считывания соответственно; ключи 15, объединенные с усилителями записи, управляющими подачей импульсов на электроды, расположенные ортогонально по отношению к электродам с дру№ 147025-2гой стороны матрицы, соединенным с ключами 6-7; трансформаторы 16 воспринятия считываемой информации, связанные на входе с электрической цепью прохождения токов переключения перекрестий матрицы, а на выходе - с усилителями 17 считывания, с выхода которых сигнал считывания .подается через стробирующие ключи 18 на статический регистр 8.

Управление описываемым устройством выполняется полупроводниковыми схемами, причем усилители записи-считывания, связанные с логическими ключами 6-7 и работающие на общую нагрузку-каждая пара на один из 2 электродов матрицы /, выполнены таким образом, что разнополярные импульсы с транзиторных усилителей }9 и 20 записи и считывания объединяются с помощью трансформаторного выхода 21. Трансформаторная связь схем управления с матрицей благоприятна для быстрого стекания паразитных зарядов перекрестий и для согласования импедансов и, кроме того, позволяет избежать гальванической связи с цепями переключения перекрестий матрицы.

В случаях, когда гальваническая связь допустима, трансформаторы заменяются усилителями с эмиттерным входом 22, шунтированным сопротивлением 23, и с общей базой, используемой для подачи стробирующего сигнала 24. Выходной сигнал снимается с коллекторной нагрузки 25. Так как коды записываются в плоскости матрицы так. что каждое Сотово располагается на перекрестиях, связанных с одним из 2 электродов на одной ее стороне и со всеми ортогональными электродами- с другой, то считывание производится в форсированном режиме не матричным способом, а с помощью одного импульса достаточно большой величины. Выдача считанной информации может производиться параллельно (через статический регистр 8) или последовательно (через магпитострикционную линию задержки).

Таким образом, описываемое устройство обладает сравнительно с известными повышенной надежностью и быстродействием, что обусловливает промышленную полезность его применения.

Предмет изобретения

Запоминающее устройство на сегнетоэлектрических матрицах с полупроводниковыми схемами управления и восстановлением информации после считывания, содержащее блок адресной селекции с диодным дешифратором, регистры и усилители и сочетающее параллельный принцип действия с возможностью последовательной выдачи через магнитострикционную линию задержки, отличающееся тем, что, с целью повыщения надежности и быстродействия, схемы управления связаны с матрицей посредством трансформаторно-реостатных цепей, позволяющих устранить накопление паразитных зарядов и производить считывание в форсированном режиме.

-т

Счатыо. Запись

Фиг /

I