Запоминающее устройство Советский патент 1978 года по МПК G11C11/22 

отребляемая мощность. Пропорциональное меньшение выходного сигнала с увеличением ОЛ 1чества запоминающих элементов, подклюенных к одной разрядной шине, ограничивает нформационный объем указанного ЗУ. В этом

У малое быстродействие обусловлено тем, что при подключении запоминающих элеменов выбранного числа к адресному ключу чеез адресные тины происходит заряд конденаторов, образованных запоминающими элеменами. При этом необходимо определенное время для разряда этих конденсаторов после импульса считывания (время переходных процесов) и соответственно увеличивается при этом период следования импульсов считывания.

Известное ЗУ характеризуется также высокими уровнями сигналов помех, обусловленных ем, что экранирующие шины соединены с шиной нулевого потенциала через промежуточные цепи (в частности через транзисторый ключ) н не приняты меры к исключению влияния считывающего сигншш на выходной сигнал.

Цель изобретения - увеличение быстродействия при считывааяи и информационного объема .устройства, повышение помехозащищенности устройства и уменьшение потребляемой мощности.-

Достигается это тем, что устройство содержит разделительные элементы и дополнительный ключ, один вход которого соединен через разделительные элементы с выходами адресных ключей, другой вход подключен к выходу блока управления, а выход дополнительного кяюча со аянен с шиной нулевого потенциала.

На фиг. I изображена структурная схема запоминающего устройства; на фиг. 2 - элект| я « ская принципиальная схема ключа питаяяя и выходного каскада .адресного ключа.

Запоминающее устройство содержит блок |11равления t по адресу, накопитель 2, блок 3 усялнтелей считывания.

Бл(Ж 1 управления по адресу состоит из pertici a 4 адреса, дешифратора 5 адреса и дев |4фатора 6 блоков памяти. Выходы дешифратора 5 адреса соединены с управляющими вхадамя адресных ключей 7. Выходы адресных. KQKndt также объедииеиы между собой ра делительными элементами, например Диодами 8, и соединены р одним входом дополнительного ключа .9. .

Управляющие, входы адресных ключей 7 соединены с ключом 10 питания, через который подклкИаются цепи питания управляющих входов к источнику питания. В блок управления 1 по адресу входит также блок 11 управления. Этот 1лок соединен с регистром адреса 4, ащ есными ключами 7, дешифратором 6, управляющими входами ключей 9 и 10.

Накопитель 2 состоит из раздельных групп }2 сгьемных блоков памяти 13. Блок 13 выпол-тей на двухсторонней плате из стеклотекстолита СФ-2, иа котором размещены п:1ирокополосHHie сегнетОэлектрические пьезотрансформаторные Упоминающие, элементы 14, входные электроды 15 которых объединены в адресные щииы 16. жраннрующие электроды 17- в экранирующие шииы 18, выходные электроды 19 -

в разрядные шины 20. Адресные 16, экранирующие 18 и разрядные 20 иины блока 13 подключены соответственно к выходам адресных ключей 7, к шине 21 нулевого потенциала и к входам усилителей считывания 22. К щиие нулевого потенциала 21 также присоединен выход дополнительного ключа 9. Соответствук щие адресные шины 16 одноименных блоков 13 различных групп 12 подключены к выходу одного адресного ключа 7,. а соответствующие разрядные шины 20 блоков 13 одной группы 12 подключены к входу Одного усилителя 22 считывания.

В запоминающих элементах 14 пьезокерами ческие пластины под входными электродами 15 имеют жесткую поляризацию, а под выходными электродами 19 - различную поляризацию, которая определяется записанной информацией. Запись информации производится в каждый блок 13 отдельно на аппаратуре запнси, выполненной в виде блока, в котором выходы адресных, экранирующих и разрядных цепей соединены с контактами разъема для подключения блоков 13. Для записи информации необходимо снять блок 13 из устройства и подключить его к аппаратуре записи.

Блок 3 усилителей считывания состоит из

усилителей 22 считывания, входы которых соединены с разрядными шинами 20 группы 12 блоков 13. Количество уси.чителей 22 считывания для группы 12 блоков 13, определяется разрядностью хранимого в накопителе числа. Выходы усилителей 22 считывания через элементы И 23, одни из входов которых подключены к выходам дешифратора 6, и элементы ИЛИ 24, иа которых производится объединение одноименных разрядов считанной информации из различных групп 12 блоков 13, соединены

с регистром числа 25.

Ключ питания 10 выполнен на транзисторе 26 (см. фиг. 2). Коллектор транзистора подключен к источнику питания (не Показан) база соединена через управляющий вход 27 с блоком И управления. Эмиттер транзистора

26 через токозадающие резисторы 28 ее единен с управляющими входами 29 адресных ключей 7.

Выходной каскад адресных ключей выполнен иа транзисторах 30. Базы транзисторов

соединены с управляющими входами 29, входы которых подключены соответственно к дешифратору 5 адреса и блоку 11 управления.. Коллекторы транзисторов соединены с источником питания, эмиттеры подключены к адрес ным шинам 16 и через диоды S и транзистор

31 - к шине 21. 9 выполнен на траизисторе 31 база которого соединена с блоком 11. Транзисторы , 30 и 31 в исходн.о состоянии закрыты.. - .

Конструктивно. адресные 16 и. разряди 20 шины в б.чоках 13 (см.. фиг. I) расположены взаимно перпендикулярно иа противоположных сторонах платы, а в местах соединений с контактами разъема 32 разделены между собой экранирующими шинами 18. Разьем 32 используется для соединения, блоков 13 с другими- блоками устройства. Запоминающее устройство работает следующим образом. С приходом импульса обращения к ЗУ блок 11 управления вырабатывает определенную последовательность импульсов. По первому импульсу, совпадающему по времени с импульсом обращения, производится прием кода на регистр 4 адреса. Код с регистра 4 адреса поступает на два дешифратора: младшая часть кода на дешифратор 5, старшая - на дешифратор 6. Дешифратором 5 адреса производится выборка адресного ключа 7, соответствующего коду адреса. Дешифратор 6 выбирается на элементах И 23 группа 12 блоков 13, из которой производится считывание информации выбранного числа, соответствующего коду адреса. В момент появления на выбранном адресном ключе 7 сигнала с дешифратора 5 на управляющий вход 27 ключа питания 9 поступает импуЛьс запуска с блока 11 управления (длительностью 3-5 мксек). При этом транзистор 26 открывается и подключает источник питания на время действия импульса на управляющие входы 29 адресных ключей 7. Через 1-1,5 мксек после прихода импульса запуска на управляющие входы 29 адресных ключей 7 поступает импульс считывания с блока 11 управления. По этому импульсу срабатывает управляющий вход 29 выбранного адресного ключа 7, при этом открывается транзистор 30 и во время действия импульса считывания к адресной шине 16 через контакты разъема 32 прикладывается напряжение считывания. При этом длительность импульса считывания меньше длительности импульса запуска и во времени они расположены так, что импульс, считывания «вписывается в импульс запуска, причем задние фронты импульсов могут совпадать. Это сделано для того, чтобы в момент появления импульса считывания на адресных шинах 16 закончились переходные процессы от действия переднего фронта импульса запуска ключа 9 (питания) и установилось номинальное значение напряжения питания на управляющих входах 27. По окончании импульса считывания (по его заднему фронту) блок 11 управления вырабатывает сигнал, открывающий транзистор 31. При этом адресные шины 16 накопителя через диоды 8 и открытый транзистор 31 подключаются к шине 21 и тем самым происходит быстрь1Й разряд суммарной входной емкости запоминак;щих элементов 14. Длительность, указанного сигнала, открывающего тра1гзистор 31, должна быть больше времени разряда суммарной емкости. Импульс напряжения, приложенный к адресной шине 16, вызывает импульсную деформацию пластин под входными электродами 15 запоминающих элементов 14 выбранного адреса в каждой группе 12 блоков 13 и одновре-, мепно с этим импульсную деформацию пластин под выходными электродами 19, причем направлевве этой деформации зависит от направления поляризации пластин лод.выходными электродами f9, т. е.. от записанной информации. При этом на разрядных шинах 20 каждой группы 12 блоков 13 появляются разнополярные сигналы, полярность Которых определяется записанной ин(|)ормацией. Эти сигналы через контакты разъема 32 поступают на входы усилителя считывания 22 каждой группы 12 и на выходах усилителей 22 появляются сигналы, полярность которых однозначно связана с записанной информацией. Выходные сигналы с усилителей считыва ния 22 поступают на один из входов элемента И 23, на второй бход которого поступают сигналы выборки с дешифратора 6. На указанных элементах И 23 производится окончательная выборка числа, т. е. определяется конкретная груцпа 12 блоков 13, соответствующая колу регистра адреса, из которой производится выборка числа. Сигналы с элемента И 23 поступают на элементы ИЛИ 24, где происходит объединение одноименных разрядов выбранных чисел из различных групп 12 накопителя при различных значениях кода на регистре 4 адреса и потом - на регистре чис.па 25. Описанное устройство допускает многократное считывание, при этом считывание является неразрушающим даже при отключении источников питания, так как амплитуда напряжения считывания значительно меньше напряжения поляризации при записи. Формула изобретения Запоминающее устройство, содержащее регистр адреса, одни из выходов которого подключены к входу дешифратора адреса, адресные ключи, управля1р«ше входы которых соединены с дешифратором адреса, а выходы - с соответствующими входами блоков памяти, выполненных из широкополосных сегнетоэлектрических пьезотрансформаторных запоминающих элёментов, дешифратор блоков памяти, входы которого подключены к другим выходам регистра адреса, а выходы - к. управляющим входам соответствующих элементов И, усилители считывания, входы которыз подключены к, вйходам блоков памяти, а выходы через последовательно соединенные элементы И и ИЛИ-г к входам регистра числа, блок управления и шнну нулевого потенциала, отличающееся тем, гго, с. целью увеличения быстродействия устройства, оно содержит разделительные элементы и дополнительный ключ, один вход которбго соединен через разделительные элементы с выходами адресных ключей, другой вход-под-. ключей к шходу блока управления,а выход дополнительного ключа соединён с шиной нулевого потенциала. Источники информации, принятые во вни мание при экспертизе:. 1.Авторское свидетельство СССР № 368645, М.кл. G il С 11/22, 1971. 2.Авторское свидетельство СССР № 385314 М.кл. G 11 С 11/00, 1971.