Запоминающее устройство Советский патент 1979 года по МПК G11C11/22 

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО держмцее накот1тель на сегнетоэлектрических широкополосных пьезотрансформаторах, входные электроды которых подключены к выходам соответствующих адресных формирователей, соединенных с дешифратором, а общие электро ц,1 подключены к соответствующим экранирующим щинам накопителя, которые соеди нены с выходами элементов связи, входы которых подключены к выходу формирователя противофазных сигналов считывания, усилители считывания, выходы которых соединены с выходами устройства, разрядные ключи 2. В этом устройстве существенно уменьщены сигналы помех на разрядных щинах накопителя, вызвантаю падением напряжения на динамическом сопротивлении разрядных электронных ключей, Однако наличие в устройстве разрядных ключей обуславливает уменьшение амплитуды информационного сигнала на входе усилителей считывания по сравнению с амплитудой считываемого из накопителя сигнала, что влечет за собой усложнение и увеличение энергопотребления электронных схем управления, в частности усилителей считывания. Кроме того, наличие разрядных ключей снижает надежность устройства, так как выход из строя даже одного разрядного ключа приводит к отказу всего устройства, заклю чающемуся в искажении информации, считываемой из соответствующих одноименных р.азрядов всех хранимых чисел. Кроме того, в этом устройстве накопитель информации содержит три группы взаимосвяза ных я пересекающихся шин, в которые объединены соответствующие электроды пьезотранс форматоров, а именно: группу числовых шин, в которые по адресам объединены входные электроды, группу экранирующих шин, в кото рые по разрядам объединены общие электроды, и группу разрядных щин, в которые по разрядам объединены выходные электроды соответствующих пьезотрансформаторов. Экранирующие и разряжкые шины накопителя параллеяьны между собой, а числовые шины перпендикулярны им. Необходимость точного совпадения взаимосвязанных экранирующих и разрядных щин, расположенных на противоположных сторонах сегнетопьёзоэлектрической пластины, значительно усложняет конструкцию и техшлогию изготовления матриц пьезотрансформаторных запоминающих элементов и накопителей информации на их основе. Причем необходимо заметить, что от. точности совмещения указанных шин существенно зависят гараметры запоминающих элементов. Кроме того, наличие в накопителе трех групп шин снижает надежность запоминающе,го устройства на основе матриц, сегнетоэлектрических щирокополосных пьезотрансформатоjpOB с относительно высоким напряжением поляризации, например, микросхем типа 307РВ1 с напряжением поляризации 250 В. В таком устройстве накопитель выполнен секционированным и, в целях обеспечения возможности электрической перезаписи информации с использованием автономного устройства перезаписи, каждая секция накопителя расположена в пределах съемного субблока, npifMeN. все три группы шин секции накопителя подключены к внешним выводам субблока. Однако информационная емкость сек1щи накопителя, расположенной в пределах отдельного съемного субблока, ограничена количеств м его внешних выводов, причем это ограничение особенно заметно проявляется, когда интегральные матрицы пьезотрансформаторов имеют высокую степень интеграции и малые геометрические размеры.. . Целью изобретения является упрощение и повышение надежности устройства. Поставленная цель достигается тем, гго в устройстве выходные электроды пьезотрансформаторов накопителя подключены к щине нулевого потенциала, а экранирующие шины Накопителя соединены со входами соответЬтвующих усилителей считывания, На фиг. 1 изображена структургия схема запоминающего устройства; а на фиг. 2 принципиальная схема его адресного блока. Запоминающее устройство (см. фиг. 1) содержит накопитель 1, адресный блок 2 и разрядный блок 3. Накопитель 1 состоит из матриц 4 сегнетоэлектрических широкополосных пьезотрансформаторов, являющихся запоминающими эле- ментами, в частности, серийно выпускаемых интегральных пьезокерамических микросхем типа 307РВ1 Щ43, 387, 015, ТУ. Одноимен«bie входные электроды 5 соответствующих матриц 4 объединены по адресам в числовые шины 6 накопителя, общие электроды 7 соответствующих матриц 4 объединены по разрядам в экранирующие щины 8 накопителя, а выходные электроды 9 всех матриц 4 |н акопителя подключены к щине 10 нулевого Ьотенциаиа; Пьезокерамическая пластина 11 генераторной секции каждой из матриц 4 имеет жесткую поляризацию. Участки сегнетоэлектрической пьезокерамики пластины 12 секции возбуждения, расположенные между общим электродом 7 и каждатм из входных электродов 5, могут иметь различную голяризацию, причем направление ее определено записанной информацией. Пьезокерамические пластины И и 12 механически объединены между собой экранирующим электродом 7 в акустически монолитную конструкцию. Каждая экранирующая шина 8 накопителя 1 по;дслючена к входу соответствующего уст теля считывания 13 в разрядном блоке 3, содержащего инвертирующий усилитель посто яиного тока 14, между входом и выходом которого, включен резистор 15. При этом выходы усилителей считывания 14 подсоединены к выходу устройства, а усилители 14 выполнены с низкоомиым входным сопротив лением. Кроме того, экранирующие шины 8 накопителя 1 подсоединены к входным электродам 5 дополнительной однотипной матрицы 16 пьезотра1Нсформаторов, являющихся эле, «итами связи между экранирующими щинами 8 и выходом формирователя 17 противофазных сигналов считывания в адресном блоке 2. При этом общий 7 и входной 9 электроды матрицы 16 объединены между собой и подключены к выходу формировате ля 17. Вход формирователя 17 подключен к шине 18, которая является входом устройства для сигнала Строб считывания. Кроме того, шина 18 связана с соответствующим входом каждого из формирователей 19 сигналов считывания. Другие входы формирователей 19 подключены к соответствзоощим вь1ходам децшфратора 20 адреса, входы которого подсоединены к регистру адреса (на фиг. 1 не показан). Дешифратор 20 адреса (см. фиг. 2) содержит два линейных дешиф ратора 21 и 22, у которых выходаа.1е каскады выполнены на транзисторах типа п-р:-п соответствениЬ 23 и 24, эмиттеры которых объединены между собой и подключены к шине 10 нулевого потенциала. Каждый из формирователей 19 построен на транзисторе 25типа п-р-п, коллектор которого является выходом формирователя и через резистор 26подключен к источнику напряжения U (u на 27). Базы и эмиттеры транзисторов 25 объединены между собой таким образом, что транзисторы 25 составляют транзисторную адресную матрицу выборки, причем эмиттеры транзисторов 25 связаны с коллекторами соответствующих транзисторов 24 в дешифраторе 22, а базы - с коллекторами транзисторов 23 в- дешифраторе 21. Кроме того, база каждого из транзисторов 25 через резис тор 28 связана с шиной 18, к которой подключена и база траизистора 29 типа п-р-п, являющаяся входом формирователя 17 противофазных сигналов считывания. В формиро вателе 17 эмиттер транзистора 29 через резистор 30 подсоединен к шине 10 нулевого потенциала, а коллектор - через резистор 31 связаи с шиной 27, и, кроме того, подключен к базе транзистора 32 типа р-п-р. Эмиттер транзистора 32 спединен с клеммой 27, а его коллектор, являюшййся выходом формирователя 17, через резистор 33 связан с шиной 10 кулевого потенциала. Конструктивно описанное устройство состоит из съемных субблоков и его накопитель 1 информации расположен в пределах отдельного съемного субблока, причем числовые 6 и экранирующие 8 щины накопителя, а также электроды 7 и 9 дополнительной матрицы 16 пьезотраисформаторов и шина 10 нулевого потенциала подключены к внешним выводам Субблока. Устройство работает следующим образом. Перезапись информации осуществляется путем изъятия из устройства и подключения субблока накопителя 1 к автономному устройству электрической перезаписи информации, которое вырабатывает напряжение поляризации, прикладывающееся к -числовым 6 и экранирующим 8 щинам накопителя 1. При этом участки пъезокерамики пластин 12, расположенные между электродами 5 и 7 матриц 4 выбранного адреса, поляризуются в направлениях, соответствующих коду записываемого числа. В невыбранных адресах спонтанная (остаточная) поляризация участков пьезокерамики 11ластин 12 остается неизменной. Кроме того, благодаря выбору направления жесткой поляризации пьезокерамических пластин И соответствующим полярности применяемого напряжения поляризации, в процессе перезаписи информации Ov тается неизменной и поляризация пластин 11. Сохранность информации, записанной в накопитель предлагаемого устройства, не зависит от времени и наличия питающих напряжений. В режиме считывания информации при поступлении сигналов кода адреса на входы дешифратора 20 адреса и сигнала Строб считывания на пшну 18 с выхода выбранного формирователя 19 на соответствующую числовую шину 6 накопителя подается одиночный импульс тока считывания, в частности, отрицательной полярности. Одновременно с выхода формирователя 17 на электроды 7, 9 матрицы 16 подается одиночный импульс тока той же амплитуды и длйтельности, но противополояшой, в данном случае положительной, полярности. При этом адресный блок 2 (см. фиг. 2) устройства работает следующим образом. Поскольку в исходиом состоянии к шине 18 прикладывается нулевое напряжение, то транзисторы 25 всех формирователей 19 и транзисторы 29 и 32 формирователя П закрыты. Вследствие этото в исходном состоянии коллекторы всех .транзисторов 25 и, следовательно, числовые 1шины 6 накопителя находятся под напряжением U, а потенциал коллектора транзистора 32 и. евязанных с ним электродов 7,9 матрицы 16 равен нулю. В соответствии с кодом адреса на выбранном выходе линейного дешифратора 21 транзистор 23 закрывается, а на выбранном выходе линейного дешифратора 22 транзистор 24 открывается. При этом, вследствие матричной (двухкоординатной) выборки, подготовится к открыванию только тот транзистор 25, база которого отключена от шш1ы 10 нулевого потенвдала (соответствующий транзистор 23 - закрыт), а эмиттер - подключен к шине 10 (соответствующих транзистор 24 - открыт). Таким образом, транзисторы 25, на которых построены формирователи 19 сигналов считъгоания, одновременно выполняют функции оконечной ступени схемы дешифрации адреса. Сигнал Строб считывания - положительный импульс напряжения - открывает подготовленный транзистор 25 выбранного фо мирователя 19, а также транзистор 29 и, следовательно, транзистор 32 формирователя 17. Переход в открытое состояние транзистора 25 выбранного формирователя 19 и обусловливает протекание одиночного импуль са тока счшывания отрицательной полярности в соответствующую числовую шину 6 накогаггеля. Одновременно с этим открывание транзистора 32 формирователя 17 обусловливает подачу на электроды 7, 9 дополнительной матрицы 16 положительного импульса тока той же амплитуды и длительности. При этом на входных электродах 5 матриц 4, св занных с выбранной числовой шиной 6 нако пителя, формируется отрицательный перепад напряжений (от U до 0), а на электродах 7, 9, матрицы 16 - положительный перепад напряжений (от О до U), причем, в силу равенства величин емкостей между каждым из входаых электродов 5 и общим электродом 7 в однотипных матрицах 4 и 16, ис.ключается протекание импульса тока .считыва ния на вход усилителей считывания 13 и обеспечивается неизменным значение потенциала экранирующих шин 8 накопителя 1. Таким образом, в предложенном устройстве устраняются составляющие сигналы помехи от тока считывания. Формирующийся на выбранных входных электродах 5 соответствующих матриц 4 пер .пад напряжений прикладывается к участкам пьезокерамики пластин 12. которые, вследствие явления обратного пьезоэлектрического эффекта, деформируются. Эта деформация передается пьезокерамическим йластинам 11 48 выбранных матриц 4 и за счет прямого пьезоэлектрического эффекта на экранирующих шинах 8 накопителя 1 появляются нескомпенсироЬанные электрические заряды. Знак появившихся электрических зарядов на каждой из экрашрующнх шин 8 определяется направлением остаточной поляризации участка пьезокерсчмики пластины 12, расположенного между выбранным входным 5 и общим 7 электродами соответствующей матри1ц 1 4, то есть информацией, хранимой в выбранном запоминающем элементе. Поскольку амплитуда напряжения U выбрана таким образом, что действие этого напрягкекия не приводит к изменению усиления поляризации участков пьезокерамики пластин 12, то считывание не приводит к разрушению хранимой информации. Благодаря очень низкоомному (практически нулевому) динамическому входному сопротршлению усилителя считывания 13 все появившиеся нескомпенсированные электрические заряды не накапливаются на емкости экранирующей шины 8 относительно шины 10 нулевого потенциала, а протекают на вход усилителя считывания 13 в виде импульса тока, полярность которого зависит от знака указанных электрических зарядов. При этом зна-. чение потенциала экранирующих шин 8 накопителя остается практически неизменным. Этим исключается влияние емкости экранирующей шины 8, зависящей от количества численных шин 6 в накопителе 1, на величину информационного сигнала - электрического заряда, считываемого из накопителя 1 на вход усилителя считывания 13, а также исключается динамическая составляющая сигнала помехи, обусловленная перезарядом емкости экранирующей щины 8 накопителя относительно шины 10 нулевого потенциала, выбранной числовой шины 6 накопителя и электрода 7 матрицы 16. Нулевое значение динамического входного сопротт-голения (практически доли Ома) усилителя считывания 13 обеспечивается благодаря применению в нем инвертирзтощего усилителя 14 постоянного тока с достаточно большим значением коэффициента усилителя например , охваченного отрицательной обратной связью через резистор 15. Таким образом, в описанном устройстве параметры сигналов на выходе усилителей не зависят от информационной емкости накопителя, а определяется только параметрами собственно запоминающих пьезотрансформаторов матриц 4. После окончания действия сигнала Строб считывания осуществляется возврат в исходное состояние по потенциалу выбранной числовой шины 6 накопителя и электродов 7, 9 матрицы 16 путем подачи на них соответсчвующих противофазных токовых импульсов с выхода формирователей 19 и 17. При этом, в результате снятия положительного напряжения с шины 18, транзистор 25 выбранного формирователя 19 и транзисторы 29 и 32 формирователя 17 закрываются и вы бранная числовая шина 6 через резистор 26 заряжается до напря;: ения U, а электроды 7 и 9 матрицы 16 разряжаются через резистор 33 до нулевого потешдаала. После этого устройство готово к новому циклу считывания информации. Описанное техническое решение позволяет упростить запоминающее устройство на сег- . нетоэлектрических широкополосных пьезотрансформаторах путем уменьшения количества взаимосвязанных грзтш шин в накопителе с трех до двух пересекающихся между собой групп шин. Это, во-первых, обеспечивает упро щение конструкции, повышение качества и тех нологичности изготовления матриц пьезотрансформаторных запоминающих элементов, в част ности, двухсекционных (или биморфных). Ввиду объединения между собой выходных электродов всех пьезотрансформаторов матрицы, эта электроды выполняют в ввде одной общей шины (сплошного слоя металлизации), нанесенной на одну из двух противоположных фаней сегнеюпьезоэлектрической пластины, на вторую грань которой нанесены экранирующие матрицы. Благодаря этому йри изготовшенйи матрицы исключена технологическая оне рвдия совмещения взаимосвязанных и параллельных между собой шин, расположенных на двух противоположных гранях сйгнетопьезоэлектрических пластин. Во-вторых, при этом упрощена конструкция накопителя информации на основе пьeзotpaнcфopмaтopныx матриц, поскольку в описанном устройстве субблок накопителя, например, с печатным монтажом, .содержит на одну группу печатных цшн меюьше, чем в известных запоминающих устройствах. Кроме того, упрощение и йовышение на- . дежности устройства достигнуто за счет устранения из него коммутационных эпйлентов - разрядных электронных ключей, а также благодаря упрощению электронных схем управления адресной части устройства. Использование усилителей считывания с практически нулевым динамическим входным сопротивлением тозволило считывать из накопителя информацию одшючным импульсом тока, в результате чего отпала необходимость в формировании по амплитуде и длительности второго импульса тока считывания противоположной полярности и стало возможным в схеме адресного формирователя сигналов считьшания уменьшить количество транзисторов с двух до одного, а количество резисторов - с трех до одного. Устранение разрядных электронных ключей и непосредственное подключение выходных электродов пьезотрансформаторов к шине нулевого потенциала обеспечило передачу практически Без потерь считываемого сигнала с экранирующих шт накопителя на вход усилителей считывания. Кроме того, ога{санный усилитель считывания, как показали исШ)1тания, нечувствителен к низкочастотным составляющим сигнала помехи, обусловленным паразитными изгибными колебаниями в матрице пьезотрансформаторов. Отсутствие конденсатора в цепи Обратной связи и практически нулевое значение динамического входного сопротивления описанного усилителя считывания повьпиает быстродействие при считывании информации и позволяет увеличить информационную емкость устройства. Формула изобре.тения Запоминающее устройство, содержащее накопитель на сегнетоэлектрических ши окополосных пьезотрансформаторах, входные электроды которых подключеш. к соответствующих адресных формирователей, соединенных с дешифратором, а общие электроды под1слючены к соответствующим экранирующим цшнам накопителя, которые соедине1П)1 с выходами элементов связи, входы которых подключены к выходу формироватеам противофазных сигналов считывания, и усилители считьтания, выходы которь х соеданены с выходами устройства, отлнчающеес я тем, что, с целью упрощения и повьпиения надежности устройства, в нем выходные электроды пьезотрансформаторов накопителя подключены к шине нулевого потенциала, а экранирующие шины накопителя соеданены со входами соответствующих усилителей считывания. Источники информации, щплияще во внимание при экспертизе 1.Патент США № 3798619, кл. 340-173.2, 1973.. 2.Авторское свидетельство СССР N 481067, кл. G И С 11/00, 1973